KR100454255B1 - Method for fabrication of capacitor using hardmask - Google Patents
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Abstract
본 발명은 상부전극 패터닝시 발생된 식각부산물로 인한 상하부전극간 단락을 억제하면서, 표면이 산화된 하드마스크를 남겨둔 상태에서 후속 공정을 진행함에 따른 리프팅 현상을 방지하는데 적합한 캐패시터의 제조 방법을 제공하기 위한 것으로, 제1 루테늄막 상에 고유전막과 제2 루테늄막을 적층 형성하는 단계, 상기 제2 루테늄막 상에 하드마스크를 형성하는 단계, 상기 하드마스크 상에 상부전극을 정의하는 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각마스크로 상기 하드마스크를 패터닝하는 단계, 상기 패터닝된 하드마스크와 상기 감광막패턴을 식각마스크로 상기 제2 루테늄막과 상기 고유전막을 차례로 식각하여 상부전극과 유전막패턴을 형성하는 단계, 상기 감광막패턴을 스트립하는 단계, 및 상기 감광막패턴의 스트립시 상기 하드마스크 표면에 생성된 산화막을 선택적으로 제거하는 단계를 포함한다.The present invention provides a method of manufacturing a capacitor suitable for preventing the lifting phenomenon caused by the subsequent process while leaving the hard mask oxidized surface while suppressing the short circuit between the upper and lower electrodes due to the etching by-product generated during the upper electrode patterning To this end, the step of laminating a high dielectric film and a second ruthenium film on the first ruthenium film, forming a hard mask on the second ruthenium film, forming a photosensitive film pattern defining an upper electrode on the hard mask Patterning the hard mask using the photoresist pattern as an etch mask, and etching the second ruthenium layer and the high-k dielectric layer sequentially using the patterned hard mask and the photoresist pattern as an etch mask to form an upper electrode and a dielectric layer pattern. And stripping the photoresist pattern, and stripping the photoresist pattern. And selectively removing the oxide film formed on the hard mask surface.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터의 제조 방법에관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly, to a method of manufacturing a capacitor.
최근에 메모리 소자의 집적도가 증가하면서 보다 높은 캐패시턴스와 작은 누설전류 특성이 요구됨에 따라 ONO구조에서 누설전류가 작은 MIM(Metal-Insulator-Metal) 구조로 변화되고 있다.Recently, as the degree of integration of memory devices increases, higher capacitance and smaller leakage current characteristics are required, thereby changing from ONO structure to metal-insulator-metal (MIM) structure with low leakage current.
다시 말하면, 집적화되면서 보다 높은 유전상수를 지니는 Al2O3, TiO2, HfO2, ZrO2, BLT, BST, Ta2O5등의 고유전 상수를 갖는 유전막이 요구됨과 동시에 누설전류를 감소시키기 위해 일함수값이 큰 금속을 상부전극 및 하부전극으로 적용해야 된다.In other words, a dielectric film having a high dielectric constant, such as Al 2 O 3 , TiO 2 , HfO 2 , ZrO 2 , BLT, BST, Ta 2 O 5 , which has a higher dielectric constant while being integrated, is required to reduce leakage current. For this purpose, a metal having a large work function should be applied to the upper electrode and the lower electrode.
전극으로 적용되는 금속은 백금(Pt), 이리듐(Ir), 루테늄(Ru), 산화이리듐막(IrO2), 산화루테늄막(RuO2), 백금합금(Pt-alloy) 등이 있다.Metals applied as electrodes include platinum (Pt), iridium (Ir), ruthenium (Ru), iridium oxide film (IrO 2 ), ruthenium oxide film (RuO 2 ), platinum alloys (Pt-alloy), and the like.
상기한 금속막 중 루테늄(Ru)은 백금(Pt)과 비교하여 식각 공정이 상대적으로 쉬워, DRAM 및 FeRAM과 같은 메모리 소자(memory device)에 사용되는 강유전체 및 고유전체 재료로 구성되는 박막 캐패시터의 캐패시터 전극으로 적용될 수 있을 것으로 기대된다.Among the metal films, ruthenium (Ru) has a relatively easy etching process compared to platinum (Pt), and is a capacitor of a thin film capacitor composed of ferroelectric and high dielectric materials used in memory devices such as DRAM and FeRAM. It is expected to be applicable as an electrode.
이와 같이 MIM 캐패시터의 하부전극으로 고려되고 있는 루테늄(Ru)은 화학기상증착(Chemical Vapor Deposition; CVD) 공정 및 원자층증착(Atomic Layer Deposition; ALD) 공정을 통해 증착하고 있다.Ruthenium (Ru), which is considered as the lower electrode of the MIM capacitor, is deposited through chemical vapor deposition (CVD) and atomic layer deposition (ALD) processes.
전술한 바와 같은 루테늄막을 전극으로 이용하는 캐패시터를 RIR(Ru-Insulator-Ru) 캐패시터라고 한다.The capacitor using the ruthenium film as an electrode as described above is called an RIR (Ru-Insulator-Ru) capacitor.
도 1a는 종래 기술에 따른 RIR 캐패시터의 구조 단면도이고, 도 1b는 종래 기술에 따른 리프팅 현상을 도시한 도면이다.Figure 1a is a cross-sectional view of the structure of the conventional RIR capacitor, Figure 1b is a view showing a lifting phenomenon according to the prior art.
도 1a에 도시된 바와 같이, 반도체 기판(11)상에 형성된 층간절연막(12), 층간절연막(12)을 식각하여 제공하는 스토리지노드 콘택홀에 폴리실리콘플러그(13)와 배리어메탈(14a, 14b)의 적층으로 이루어진 스토리지노드 콘택이 형성되고, 스토리지노드 콘택상에 루테늄 하부전극(15)이 형성되며, 루테늄 하부전극(15) 상에 유전막(16)과 루테늄 상부전극(17)이 적층된다.As shown in FIG. 1A, a polysilicon plug 13 and a barrier metal 14a and 14b are formed in a storage node contact hole for etching and providing an interlayer insulating film 12 and an interlayer insulating film 12 formed on a semiconductor substrate 11. The storage node contact is formed of a stack of), a ruthenium lower electrode 15 is formed on the storage node contact, the dielectric film 16 and the ruthenium upper electrode 17 is stacked on the ruthenium lower electrode 15.
도 1a의 종래 기술에서는 루테늄 상부전극(17)의 패터닝을 용이하게 진행하기 위한 하드마스크로 TiN(18)을 이용하는데, 이와 같이 TiN(18)을 이용하면 감광막만을 이용한 루테늄 상부전극 패터닝시에 발생하는 펜스(fence) 문제를 근본적으로 해결할 수 있다. 여기서, 펜스라 함은 감광막을 식각마스크로 하여 루테늄 상부전극과 유전막을 식각할 때 발생되는 비휘발성 식각부산물이 상부전극의 측벽에 증착된 것으로, 이와 같은 펜스는 상부전극과 하부전극간 단락을 초래한다.In the prior art of FIG. 1A, TiN 18 is used as a hard mask for easily patterning the ruthenium upper electrode 17. Thus, when TiN 18 is used, it is generated during patterning of the ruthenium upper electrode using only a photoresist film. It can fundamentally solve the fence problem. Here, the fence is a non-volatile etching by-products generated when the ruthenium upper electrode and the dielectric film are etched by using the photoresist as an etching mask are deposited on the side wall of the upper electrode, such a fence causes a short circuit between the upper electrode and the lower electrode. do.
그리고, 종래 기술은 감광막을 이용하여 TiN(18)을 패터닝한 후, 패터닝된 TiN(18)과 감광막의 두 층을 식각마스크로 루테늄 상부전극(17)을 패터닝하고, 감광막을 스트립한다. 감광막 스트립시 산소(O2)와 질소(N2)의 혼합 플라즈마를 이용한다.In the prior art, after the TiN 18 is patterned using the photoresist film, two layers of the patterned TiN 18 and the photoresist film are patterned using an etch mask to strip the ruthenium upper electrode 17 and strip the photoresist film. In the photosensitive film strip, a mixed plasma of oxygen (O 2 ) and nitrogen (N 2 ) is used.
그러나, 종래 기술은 산소와 질소의 혼합 플라즈마를 이용하여 감광막을 스트립하므로 감광막 스트립후 TiN(18)의 표면은 산소(Oxygen)를 함유하게 되는 즉,TiNO가 되는 문제가 있다. 따라서, TiNO 및 TiN(18)을 완전히 제거하기 위해 아르곤(Ar)과 염소(Cl)를 케미스트리를 이용하고 있는데, 이때 포러스한 루테늄 상부전극(17)의 벌크속으로 염소 가스가 침투하여 유전막을 손상시키게 되고, 이는 캐패시터의 누설전류 특성을 악화시키게 된다.However, since the prior art strips the photoresist film using a mixed plasma of oxygen and nitrogen, the surface of the TiN 18 after the photoresist strip has oxygen (Oxygen), that is, there is a problem of becoming TiNO. Therefore, argon (Ar) and chlorine (Cl) are used as chemistry to completely remove TiNO and TiN (18). At this time, chlorine gas penetrates into the bulk of the porous ruthenium upper electrode 17 to damage the dielectric film. This deteriorates the leakage current characteristic of the capacitor.
한편, 도 1b에 도시된 바와 같이, TiN(18) 제거시 발생하는 유전막의 손상을 방지하기 위해 TiNO 및 TiN(18)을 남겨둔 상태에서 후속 층간절연막(19) 등의 열공정을 수반하는 공정을 진행하면, TiNO가 TiO2로 상전이되고, 또한 TiNO 내에 함유된질소(N2)의 디개싱(Degassing)으로 인해 부피팽창이 일어나고, 이와 같은 부피팽창으로 인해 캐패시터의 리프팅(lifting)이 발생하여 소자의 집적이 불가능하다.On the other hand, as shown in Figure 1b, in order to prevent damage to the dielectric film generated when removing the TiN (18), a process involving a thermal process such as a subsequent interlayer insulating film 19, while leaving the TiNO and TiN (18) is left. As it proceeds, TiNO phase-transforms to TiO 2 , and volume expansion occurs due to degassing of nitrogen (N 2 ) contained in TiNO. Is not possible.
여기서, 리프팅은 디개싱으로 인한 버블(bubble)(B1, B2)이 취약 포인트를 형성하여 층간절연막(19)과 TiN(18)의 계면(A2), TiN(18)과 루테늄 상부전극의 계면(A1)에서 발생된다.Here, in the lifting, bubbles (B1, B2) due to degassing form a weak point, so that the interface A2 of the interlayer insulating film 19 and the TiN 18 (A2), the interface of the TiN 18 and the ruthenium upper electrode ( Occurs in A1).
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 상부전극 패터닝시 발생된 식각부산물로 인한 상하부전극간 단락을 억제하면서, 표면이 산화된 하드마스크를 남겨둔 상태에서 후속 공정을 진행함에 따른 리프팅 현상을 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above-described problems of the prior art, while the process of the subsequent process in the state of leaving the hard mask oxidized while suppressing the short circuit between the upper and lower electrodes due to the etching by-product generated during the upper electrode patterning. It is an object of the present invention to provide a method of manufacturing a capacitor suitable for preventing the lifting phenomenon.
도 1a는 종래 기술에 따른 RIR 캐패시터의 구조 단면도,1A is a structural cross-sectional view of a RIR capacitor according to the prior art,
도 1b는 종래 기술에 따른 리프팅 현상을 도시한 도면,Figure 1b is a view showing a lifting phenomenon according to the prior art,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 구조 단면도.2A to 2F are structural cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 층간절연막21 semiconductor substrate 22 interlayer insulating film
23 : 폴리실리콘플러그 24a : 티타늄실리사이드23: polysilicon plug 24a: titanium silicide
24b : 티타늄나이트라이드 25a : 하부전극24b: titanium nitride 25a: lower electrode
26a : 유전막패턴 27a : 상부전극26a: dielectric layer pattern 27a: upper electrode
상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 제1 루테늄막 상에 고유전막과 제2 루테늄막을 적층 형성하는 단계, 상기 제2 루테늄막 상에 하드마스크를 형성하는 단계, 상기 하드마스크 상에 상부전극을 정의하는 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각마스크로 상기 하드마스크를 패터닝하는 단계, 상기 패터닝된 하드마스크와 상기 감광막패턴을 식각마스크로 상기 제2 루테늄막과 상기 고유전막을 차례로 식각하여 상부전극과 유전막패턴을 형성하는 단계, 상기 감광막패턴을 스트립하는 단계, 및 상기 감광막패턴의 스트립시 상기 하드마스크 표면에 생성된 산화막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor, which comprises stacking a high dielectric film and a second ruthenium film on a first ruthenium film, forming a hard mask on the second ruthenium film, and forming a hard mask on the hard mask. Forming a photoresist pattern defining an upper electrode on the photoresist, patterning the hard mask using the photoresist pattern as an etch mask, and etching the patterned hard mask and the photoresist pattern using the second ruthenium layer and the high-k dielectric layer Etching to sequentially form an upper electrode and a dielectric film pattern, stripping the photoresist pattern, and selectively removing an oxide film formed on a surface of the hard mask during stripping of the photoresist pattern. .
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a 내지 도 2f는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.
도 2a에 도시된 바와 같이, 트랜지스터 및 비트라인(도시 생략) 형성 공정이 완료된 반도체 기판(21) 상부에 층간절연막(22)을 형성한 후, 층간절연막(22)을 식각하여 반도체 기판(21)의 일부, 바람직하게는 트랜지스터의 소스/드레인을 노출시키는 스토리지노드 콘택홀(도시 생략)을 형성한다. 다음에, 스토리지노드 콘택홀에 폴리실리콘플러그(23)를 부분 매립시킨 후, 폴리실리콘플러그(23)상에 티타늄실리사이드(24a)와 티타늄나이트라이드(24b)의 순서로 적층된 배리어메탈을 형성하여 스토리지노드콘택홀을 완전히 매립시킨다. 여기서, 스토리지노드 콘택홀을 채우는 폴리실리콘플러그(23)와 배리어메탈의 적층 구조물을 통상적으로 스토리지노드콘택(SNC)이라고 일컫는다.As shown in FIG. 2A, after forming the interlayer insulating layer 22 on the semiconductor substrate 21 on which the transistor and bit line (not shown) forming process is completed, the interlayer insulating layer 22 is etched to etch the semiconductor substrate 21. A storage node contact hole (not shown) is formed which exposes a portion of the transistor, preferably the source / drain of the transistor. Next, after partially filling the polysilicon plug 23 in the storage node contact hole, a barrier metal laminated in the order of titanium silicide 24a and titanium nitride 24b is formed on the polysilicon plug 23. Fully fill the storage node contact holes. Here, the stacked structure of the polysilicon plug 23 and the barrier metal filling the storage node contact hole is commonly referred to as a storage node contact (SNC).
한편, 배리어메탈을 스토리지노드콘택에 매립시키는 방법은 폴리실리콘플러그(23)를 포함한 층간절연막(22) 상에 티타늄을 I-PVD(Ionized Physical Vapor Deposition)법 또는 CVD법을 이용하여 100Å∼500Å의 두께로 증착한 후, 질소 또는 NH3분위기에서 650℃∼800℃의 온도로 30초∼180초동안 급속열처리(Rapid Thermal Annealing)하여 C49상 또는 C54상을 갖는 티타늄실리사이드(24a)를 형성한다. 이때, 티타늄실리사이드(24a)는 폴리실리콘플러그(23)의 실리콘과 티타늄이 반응하여 형성된 것으로, 비저항이 낮은 C49상 또는 C54상을 갖는다. 다음에, 층간절연막(22) 표면에 잔류하는 미반응 티타늄을 습식식각을 통해 제거하고, 스토리지노드 콘택홀을 완전히 채울때까지 티타늄실리사이드(24a)를 포함한 층간절연막(22) 상에 티타늄나이트라이드(24b)를 증착한다. 다음에, 에치백 또는 화학적기계적연마(CMP)를 통해 층간절연막(22)의 표면이 드러날때까지 티타늄나이트라이드(24b)를 평탄화시킨다.On the other hand, the method of embedding the barrier metal in the storage node contact is 100 ~ 500Å of titanium on the interlayer insulating film 22 including the polysilicon plug 23 by using I-PVD (Ionized Physical Vapor Deposition) method or CVD method After deposition to a thickness, rapid thermal annealing for 30 seconds to 180 seconds at a temperature of 650 ° C to 800 ° C in a nitrogen or NH 3 atmosphere to form titanium silicide 24a having a C49 phase or a C54 phase. At this time, the titanium silicide 24a is formed by reacting silicon of the polysilicon plug 23 with titanium, and has a C49 phase or a C54 phase having a low specific resistance. Next, the unreacted titanium remaining on the surface of the interlayer dielectric layer 22 is removed by wet etching, and titanium nitride (TiN) is formed on the interlayer dielectric layer 22 including titanium silicide 24a until the storage node contact hole is completely filled. 24b). Next, the titanium nitride 24b is planarized until the surface of the interlayer insulating film 22 is exposed through etch back or chemical mechanical polishing (CMP).
전술한 바와 같은 배리어메탈에서, 티타늄실리사이드(24a)는 콘택저항 감소를 위한 오믹콘택(ohmic contact)을 형성하기 위한 것이고, 티타늄나이트라이드(24b)는 폴리실리콘플러그(23)와 후속 하부전극간의 상호 확산을 방지하기 위한 확산배리어(diffusion barrier)로 작용한다.In the barrier metal as described above, the titanium silicide 24a is for forming an ohmic contact for reducing contact resistance, and the titanium nitride 24b is formed between the polysilicon plug 23 and the subsequent lower electrode. It acts as a diffusion barrier to prevent diffusion.
다음으로, 배리어메탈 및 층간절연막(22) 상에 제1 루테늄막(25)을 증착한다. 이때, 제1 루테늄막(25)은, 500℃ 이상의 고온에서 화학기상증착법으로 증착한 'CVD 루테늄' 또는 원자층증착법으로 증착한 'ALD 루테늄'을 이용한다.Next, a first ruthenium film 25 is deposited on the barrier metal and the interlayer insulating film 22. In this case, the first ruthenium film 25 uses 'CVD ruthenium' deposited by chemical vapor deposition at a high temperature of 500 ° C. or higher, or “ALD ruthenium” deposited by atomic layer deposition.
다음에, 제1 루테늄막(25) 상에 고유전막(26)을 증착한다. 이때, 고유전막(26)은, 잘 알려진 바와 같이, 화학기상증착법 또는 원자층증착법을이용하여 증착한 Ta2O5, HfO2, STO, BST, PZT 또는 ZrO2를 이용한다. 예컨대, 고유전막(26)으로 Ta2O5를 이용하는 경우, Ta2O5의 증착에 대해 살펴보면, 먼저 탄탈륨소스를 증착챔버내로 공급하기 전에 탄탈륨에칠레이트(Ta(OC2H5)5)를 170℃∼190℃로 유지되는 기화기(Vaporizer)에서 기상 상태로 만든다. 계속해서, 기상 상태의 탄탈륨에칠레이트를 증착챔버내에 공급하고, 반응가스인 산소(O2)를 10sccm∼1000sccm으로 공급하여 탄탈륨에칠레이트를 열분해시켜 Ta2O5을 증착시킨다. 이 때, 증착챔버는 0.1torr∼2torr의 압력을 유지하고, 반도체 기판(21)은 300℃∼450℃로 가열된다. 후속 열공정으로 저온(300℃∼500℃)에서 N2와 O2의 혼합가스 또는 N2O 가스 분위기에서 플라즈마처리하거나 또는 UV/O3처리하여 Ta2O5내 존재하는 불순물을 제거한 후, 고온(500℃∼650℃)에서 N2가스 분위기에서 로(Furnace) 또는 급속열처리(RTA)하여 Ta2O5의 유전특성을 확보한다.Next, a high dielectric film 26 is deposited on the first ruthenium film 25. At this time, the high dielectric film 26, as is well known, uses Ta 2 O 5 , HfO 2 , STO, BST, PZT, or ZrO 2 deposited using chemical vapor deposition or atomic layer deposition. For example, in the case of using Ta 2 O 5 as the high dielectric film 26, the deposition of Ta 2 O 5 will be described first, before tantalum acrylate (Ta (OC 2 H 5 ) 5 ) is supplied to the tantalum source into the deposition chamber. Is brought to the gas phase in a vaporizer maintained at 170 ° C to 190 ° C. Subsequently, tantalum ethylene in a gaseous state is supplied into the deposition chamber, and oxygen (O 2 ) serving as a reaction gas is supplied at 10 sccm to 1000 sccm to thermally decompose the tantalum ethylene to deposit Ta 2 O 5 . At this time, the deposition chamber maintains a pressure of 0.1torr to 2torr, and the semiconductor substrate 21 is heated to 300 占 폚 to 450 占 폚. Subsequent thermal process removes impurities in Ta 2 O 5 by plasma treatment or UV / O 3 treatment in a mixed gas of N 2 and O 2 or N 2 O gas at low temperature (300 ℃ to 500 ℃), The dielectric property of Ta 2 O 5 is ensured by furnace or rapid heat treatment (RTA) in an N 2 gas atmosphere at high temperature (500 ° C. to 650 ° C.).
전술한 바와 같은, 증착후의 저온 열처리 및 고온 열처리는 본 발명에서 이용하고자 하는 모든 고유전막(26)에 적용한다.As described above, the low temperature heat treatment and the high temperature heat treatment after deposition apply to all the high dielectric films 26 to be used in the present invention.
다음으로, 고유전막(26)상에 제2 루테늄막(27)을 형성한다. 이때, 제2 루테늄막(27)은 고온에서 증착하여 치밀한 구조를 갖는 'CVD 루테늄' 또는 'ALD 루테늄'을 이용한다.Next, a second ruthenium film 27 is formed on the high dielectric film 26. In this case, the second ruthenium layer 27 is deposited at a high temperature to use 'CVD ruthenium' or 'ALD ruthenium' having a dense structure.
다음에, 제2 루테늄막(27) 상에 하드마스크인 티타늄나이트라이드(28)를 증착한 후, 티타늄나이트라이드(28) 상에 상부전극을 정의하는 감광막패턴(29)을 형성한다.Next, after depositing titanium nitride 28 which is a hard mask on the second ruthenium film 27, a photosensitive film pattern 29 defining an upper electrode is formed on the titanium nitride 28. Next, as shown in FIG.
여기서, 티타늄나이트라이드(28)는 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 100Å∼500Å의 두께로 증착한 것이며, 감광막패턴만을 이용하여 제2 루테늄막을 식각하는 경우에 발생하는 비휘발성 식각부산물로 인한 펜스를 억제하기 위해 도입된 하드마스크이다. 이와 같은 하드마스크로는 티타늄나이트라이드(28)외에 Ti, TiAlN, TiSiN, TaN, TaAlN 또는 TaSiN을 이용한다.Here, the titanium nitride 28 is deposited to a thickness of 100 kW to 500 kW by using chemical vapor deposition (CVD) or atomic layer deposition (ALD), and occurs when the second ruthenium film is etched using only a photosensitive film pattern. It is a hard mask introduced to suppress the fence caused by nonvolatile etching byproducts. As the hard mask, Ti, TiAlN, TiSiN, TaN, TaAlN, or TaSiN in addition to titanium nitride 28 are used.
이와 같이, 티타늄나이트라이드(28)와 같은 하드마스크를 적용하는 경우, 감광막패턴(29)을 식각마스크로 하드마스크를 식각하고, 하드마스크 식각에 소모되어 두께가 현저히 얇아진 감광막패턴과 하드마스크의 두 층을 식각마스크로 제2 루테늄막(27)을 식각하므로 측벽에 쌓이는 부산물이 줄어들게 된다.As described above, when a hard mask such as titanium nitride 28 is applied, the hard mask is etched using the photoresist pattern 29 as an etch mask, and the photoresist pattern and the hard mask are both thinner and thinner. Since the second ruthenium layer 27 is etched using the layer as an etch mask, by-products accumulated on the sidewalls are reduced.
따라서, 티타늄나이트라이드(28)는 제2 루테늄막(27)과의 식각선택비가 좋기 때문에 그 두께를 얇게 할 수 있다.Therefore, since the titanium nitride 28 has a good etching selectivity with the second ruthenium film 27, the titanium nitride 28 can be made thin.
한편, 티타늄나이트라이드(28)와 같은 금속성 하드마스크외에 Al2O3와 같은 유전성 하드마스크를 이용하는 경우가 있을 수 있으나, 유전성 하드마스크를 적용하는 경우에는 제2 루테늄막과의 식각선택비가 좋지 못하여 하드마스크의 두께를 크게 해야 하는 단점이 있다.On the other hand, there may be a case where a dielectric hard mask such as Al 2 O 3 may be used in addition to the metallic hard mask such as titanium nitride 28, but when the dielectric hard mask is applied, the etching selectivity with the second ruthenium film is not good. There is a disadvantage in that the thickness of the hard mask must be increased.
도 2b에 도시된 바와 같이, 감광막패턴(29)을 식각마스크로 티타늄나이트라이드(28)를 식각하여 제2 루테늄막(27)을 상부전극으로 패터닝하기 위한 티타늄나이트라이드패턴(28a)을 형성한다. 이때, 티타늄나이트라이드패턴(28a)을 식각하기 위해 감광막패턴(29)이 일부분 소모됨에 따라 티타늄나이트라이드패턴(28a) 상에는 그 두께가 얇아진 감광막패턴(29a)이 잔류한다.As shown in FIG. 2B, the titanium nitride pattern 28 is etched using the photoresist pattern 29 as an etch mask to form a titanium nitride pattern 28a for patterning the second ruthenium layer 27 as an upper electrode. . At this time, as the photoresist layer pattern 29 is partially consumed to etch the titanium nitride pattern 28a, the photoresist layer pattern 29a having a thin thickness remains on the titanium nitride pattern 28a.
도 2c에 도시된 바와 같이, 잔류하는 감광막패턴(29a)과 티타늄나이트라이드패턴(28a)의 두 층을 식각마스크로 제2 루테늄막(27)과 고유전막(26)을 식각하여 제2 루테늄막으로 된 상부전극(27a)과 고유전체막으로 된 유전막패턴(26a)을 형성한다.As shown in FIG. 2C, the second ruthenium layer 27 and the high dielectric layer 26 are etched using two layers of the remaining photoresist layer pattern 29a and the titanium nitride pattern 28a as an etch mask. The upper electrode 27a and the dielectric film pattern 26a made of a high dielectric film are formed.
이때, 제2 루테늄막(27)과 고유전막(26)을 식각하기 위한 식각마스크의 두께가 감소된 상태에서 식각 공정을 진행하므로 상부전극(27a)과 유전막패턴(26a)의 측벽에 펜스가 생성되는 것이 방지된다.At this time, since the etching process is performed while the thickness of the etching mask for etching the second ruthenium layer 27 and the high dielectric layer 26 is reduced, a fence is formed on the sidewalls of the upper electrode 27a and the dielectric layer pattern 26a. Is prevented.
한편, 상부전극(27a)과 유전막패턴(26a)을 형성하기 위한 식각시 감광막패턴(29a)이 일부 소모되어 그 두께가 감소된 감광막패턴(29b)이 잔류한다.Meanwhile, the photoresist pattern 29a is partially consumed when the upper electrode 27a and the dielectric layer pattern 26a are formed to be etched, and thus the photoresist pattern 29b having a reduced thickness remains.
다음에, 감광막패턴(29b)을 산소(O2)와 질소(N2)의 혼합플라즈마를 이용하여스트립한다.Next, the photosensitive film pattern 29b is stripped using a mixed plasma of oxygen (O 2 ) and nitrogen (N 2 ).
도 2d에 도시된 바와 같이, 감광막패턴(29b)의 스트립후, 티타늄나이트라이드패턴(28a)의 표면에 산소가 함유된 TiNO층(30)이 형성된다. 이와 같은 TiNO층(30)은 감광막패턴(29a)의 스트립이 산소를 포함하는 플라즈마를 이용하기 때문이며, 티타늄나이트라이드패턴(28a)의 표면이 산화되어 형성되는 것이다.As shown in FIG. 2D, after the strip of the photoresist pattern 29b, the TiNO layer 30 containing oxygen is formed on the surface of the titanium nitride pattern 28a. The TiNO layer 30 is formed by oxidizing the surface of the titanium nitride pattern 28a because the strip of the photoresist pattern 29a uses oxygen-containing plasma.
다음에, 티타늄나이트라이드패턴(28a)의 표면에 형성된 TiNO층(30)을 아르곤(Ar)을 식각가스로 이용한 아르곤 스퍼터식각(sputter etch)을 통해 제거한다. 이때, 아르곤 스퍼터식각은 100℃∼300℃의 온도, 100sccm∼1slm의 아르곤 유량 및 1mtorr∼ 10mtorr의 압력하에서 10초∼100초동안 진행한다.Next, the TiNO layer 30 formed on the surface of the titanium nitride pattern 28a is removed by argon sputter etching using argon (Ar) as an etching gas. At this time, the argon sputter etching is performed for 10 seconds to 100 seconds at a temperature of 100 ° C to 300 ° C, an argon flow rate of 100sccm to 1slm, and a pressure of 1mtorr to 10mtorr.
도 2e는 아르곤 스퍼터식각을 통해 TiNO층(30)을 제거한 후의 단면도이다.2E is a cross-sectional view after removing the TiNO layer 30 through argon sputter etching.
도 2e에 도시된 바와 같이, TiNO층(30)을 제거하기 위한 식각가스로 아르곤(Ar)만을 이용하기 때문에 티타늄나이트라이드패턴(28a)을 통과하여 상부전극(27a)으로 침투해 들어가는 가스가 없고, 아르곤만으로도 충분히 TiNO층(30)을 제거할 수 있다.As shown in FIG. 2E, since only argon (Ar) is used as an etching gas for removing the TiNO layer 30, no gas penetrates through the titanium nitride pattern 28a to the upper electrode 27a. Argon alone can remove the TiNO layer 30 sufficiently.
도 2f에 도시된 바와 같이, 티타늄나이트라이드패턴(28a)을 잔류시킨 상태에서 후속 공정을 진행한다. 예컨대, 층간절연막(31)을 증착한 후, 층간절연막(31)을 식각하여 티타늄나이트라이드패턴(28a)의 일부가 노출되는 콘택홀을 형성하고, 금속배선용 도전막 증착 및 패터닝 공정을 통해 콘택홀을 통해 상부전극과 연결되는 금속배선(32)을 형성한다. 이때, 티타늄나이트라이드패턴(28a)은 전도성을 갖는 금속성이므로 콘택홀 식각시 제거하지 않아도 되고, 더욱이 금속배선(32)과상부전극(27a)간 상호확산을 방지하는 확산배리어막으로도 이용할 수 있다.As shown in FIG. 2F, the subsequent process is performed with the titanium nitride pattern 28a remaining. For example, after the interlayer insulating layer 31 is deposited, the interlayer insulating layer 31 is etched to form a contact hole through which a part of the titanium nitride pattern 28a is exposed, and the contact hole is formed by depositing and patterning a conductive layer for metal wiring. Metal wiring 32 is formed to be connected to the upper electrode through. At this time, since the titanium nitride pattern 28a is a conductive metal, it does not need to be removed during etching of the contact hole. Furthermore, the titanium nitride pattern 28a may be used as a diffusion barrier film that prevents mutual diffusion between the metal wiring 32 and the upper electrode 27a. .
전술한 바와 같이, 하드마스크로 이용된 티타늄나이트라이드패턴(28a)을 제거하지 않으므로 아르곤과 염소가스를 이용한 티타늄나이트라이드패턴(28a) 제거시 발생되는 염소가스의 침투가 없고, 또한 티타늄나이트라이드패턴(28a) 표면에 생성된 TiNO층(30)만을 선택적으로 제거하므로, 티타늄나이트라이드패턴(28a)과 상부전극(27a)의 계면, 상부전극(27a)과 유전막패턴(26a)의 계면에서의 리프팅 현상을 억제한다.As described above, since the titanium nitride pattern 28a used as the hard mask is not removed, there is no infiltration of chlorine gas generated when removing the titanium nitride pattern 28a using argon and chlorine gas, and the titanium nitride pattern (28a) Since only the TiNO layer 30 formed on the surface is selectively removed, lifting is performed at the interface between the titanium nitride pattern 28a and the upper electrode 27a and at the interface between the upper electrode 27a and the dielectric film pattern 26a. Suppress the phenomenon.
전술한 실시예에서, 하부전극의 패터닝은 고유전막(26) 형성전에 실시하고, 적층(stack) 캐패시터, 콘케이브(concave) 캐패시터, 실린더(cylinder) 캐패시터 등 모든 캐패시터의 제조 공정에 적용 가능하다.In the above-described embodiment, the patterning of the lower electrode is carried out before the formation of the high dielectric film 26, and is applicable to all capacitor manufacturing processes such as stack capacitors, concave capacitors, cylinder capacitors, and the like.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명은 하드마스크를 이용하여 상부전극을 패터닝하여펜스가 생성되는 것을 억제하므로써 상부전극과 하부전극간 숏트를 방지하여 캐패시터의 전기적 특성을 향상시킬 수 있는 효과가 있다.The present invention as described above has the effect of improving the electrical characteristics of the capacitor by preventing the short electrode between the upper electrode and the lower electrode by suppressing the fence is generated by patterning the upper electrode using a hard mask.
또한, 감광막 스트립시 형성된 하드마스크 표면의 산화막을 아르곤 스퍼터식각만으로 제거하므로써 리프팅 현상이 없는 신뢰성 높은 캐패시터를 제조할 수 있는 효과가 있다.In addition, by removing the oxide film on the surface of the hard mask formed during the photosensitive film strip only by argon sputter etching, there is an effect that can produce a reliable capacitor without the lifting phenomenon.
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