KR100453137B1 - Method for manufacturing a split gate type transistor - Google Patents
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Abstract
긴 수명의 스플릿 게이트형 트랜지스터를 제공한다. 단결정 실리콘 기판(2)상에 소스 영역(3) 및 드레인 영역(4)이 형성되어 있다. 소스 영역(3)과 드레인 영역(4)에 끼인 채널 영역(5) 상에 실리콘 산화막으로 이루어진 게이트 절연막(6)을 통해 도프된 폴리실리콘 막으로 이루어진 부유 게이트 전극(7)이 형성되어 있다. 부유 게이트 전극(7) 상에 절연막(19) 및 실리콘 산화막으로 이루어진 터널 절연막(8)을 통해 도프된 폴리실리콘 막으로 이루어진 제어 게이트 전극(9)이 형성되어 있다. 부유 게이트 전극(7)의 측벽부에는 질소 원자를 함유한 도프된 폴리실리콘 막으로 이루어진 층(질소 원자 함유층)(7a)이 설치되어 있다. 질소 원자 함유층(7a)은 질소 원자의 회전·경사 이온 주입법에 의해 형성된다.A long lifetime split gate transistor is provided. The source region 3 and the drain region 4 are formed on the single crystal silicon substrate 2. A floating gate electrode 7 made of a polysilicon film doped through a gate insulating film 6 made of a silicon oxide film is formed on the channel region 5 sandwiched between the source region 3 and the drain region 4. On the floating gate electrode 7, a control gate electrode 9 made of a polysilicon film doped through a tunnel insulating film 8 made of an insulating film 19 and a silicon oxide film is formed. At the side wall of the floating gate electrode 7, a layer (nitrogen atom containing layer) 7a made of a doped polysilicon film containing nitrogen atoms is provided. The nitrogen atom containing layer 7a is formed by the rotation and inclination ion implantation method of nitrogen atom.
Description
본 발명은 스플릿 게이트형 트랜지스터 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 불휘발성 반도체 기억 장치의 메모리 셀로서 이용되는 스플릿 게이트형 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a split gate transistor and a method of manufacturing the same. In particular, the present invention relates to a split gate transistor used as a memory cell of a nonvolatile semiconductor memory device and a manufacturing method thereof.
최근, FRAM(ferro-electric random access memory), EPROM(erasable and programmable read only memory), EEPROM 등의 불휘발성 반도체 기억 장치가 주목되고 있다. EPROM이나 EEPROM은 부유 게이트와 제어 게이트를 갖는 복수의 메모리 셀을 갖고 있다. EEPROM은 모든 메모리 셀에 기억된 데이타의 소거 또는 복수의 블럭 메모리 셀의 각각에 대한 부분적인 데이타 소거가 가능한 플래시 EEPROM을 포함한다. 플래시 EEPROM 내의 복수의 메모리 셀에는 스플릿 게이트형과 스택 게이트형이 있다.Recently, nonvolatile semiconductor memory devices such as ferro-electric random access memory (FRAM), erasable and programmable read only memory (EPROM), and EEPROM have been attracting attention. An EPROM or an EEPROM has a plurality of memory cells having a floating gate and a control gate. The EEPROM includes a flash EEPROM capable of erasing data stored in all memory cells or partially erasing data for each of a plurality of block memory cells. There are a split gate type and a stacked gate type in a plurality of memory cells in the flash EEPROM.
플래시 EEPROM에서 스택 게이트형 메모리 셀은 선택 트랜지스터를 갖고 있지않기 때문에, 온해야 할지, 그렇지 않으면 오프해야 할지를 스스로 선택할 수 없다. 이 때문에, 데이타 소거시 부유 게이트 전극으로부터 과잉으로 전하를 방출하면 과잉 소거의 문제를 야기한다. 즉, 메모리 셀을 비도통으로 하기 위해, 예를 들면 OV가 제어 게이트 전극에 인가되어 있음에도 불구하고 과잉 소거된 메모리 셀은 도통이 된다. 그 결과, 항상, 메모리 셀에 전류가 흘러서 기억된 데이타의 판독이 불가능하게 되는 문제가 발생한다. 과잉 소거를 방지하기 위해서는 메모리 디바이스의 소거 순서가 주변 회로 또는 외부 회로에 의해 정밀하게 제어되는 것이 바람직하다.In a flash EEPROM, the stacked gate type memory cell does not have a select transistor, so it is not possible to choose whether to turn it on or off. For this reason, excessive discharge of charge from the floating gate electrode during data erasing causes a problem of over erasing. That is, to make the memory cell non-conductive, the over erased memory cell becomes conductive even though OV is applied to the control gate electrode, for example. As a result, a problem always arises in that a current flows in the memory cell, making it impossible to read the stored data. In order to prevent over erasing, it is preferable that the erase order of the memory device be precisely controlled by the peripheral circuit or the external circuit.
스플릿 게이트형 메모리 셀은 선택 트랜지스터를 갖고 있기 때문에 과잉 소거의 문제를 방지할 수 있다. 국제 출원 공개 WO92/18980 호는 스플릿 게이트형 메모리 셀을 이용한 플래시 EEPROM을 개시하고 있다.Since the split gate type memory cell has a selection transistor, the problem of over erasing can be prevented. International Application Publication No. WO92 / 18980 discloses a flash EEPROM using split gate type memory cells.
도 1은 종래 예의 스플릿 게이트형 메모리 셀(1)을 도시한 개략적인 단면도이다. 스플릿 게이트형 메모리 셀(스플릿 게이트형 트랜지스터)(1)은 P형의 도전성을 갖는 단결정 실리콘 기판(2) 상에 정의된 N형의 도전성을 갖는 소스 영역(3) 및 N형의 도전성을 갖는 드레인 영역(4)과, 소스 영역(3)과 드레인 영역(4) 사이의 채널(5) 상에 게이트 절연막(6)을 통해 배치된 부유 게이트(7)와, 부유 게이트(7)상에 절연막(19) 및 터널 절연막(8)을 통해 배치된 제어 게이트(9)를 구비하고 있다. 도면중 화살표 B는 소거 모드에서의 부유 게이트(7)로부터 제어 게이트(9)로의 전자의 이동을 도시하며, 화살표 C는 기록 모드에서의 채널 영역(5)으로부터 부유 게이트로의 전자의 이동을 도시한다.1 is a schematic cross-sectional view showing a split gate type memory cell 1 of a conventional example. The split gate type memory cell (split gate type transistor) 1 has a source region 3 having N type conductivity defined thereon and a drain having N type conductivity defined on a single crystal silicon substrate 2 having P type conductivity. The floating gate 7 disposed on the region 4, the channel 5 between the source region 3 and the drain region 4 through the gate insulating film 6, and the insulating film on the floating gate 7. 19 and the control gate 9 arranged through the tunnel insulating film 8 is provided. Arrow B in the figure shows the movement of electrons from the floating gate 7 to the control gate 9 in the erase mode, and arrow C shows the movement of electrons from the channel region 5 to the floating gate in the write mode. do.
절연막(19)은 LOCOS(Local Oxidation on Silicon) 법에 의해 형성되어 있다. 부유 게이트(7)는 상면 엣지에서 상측으로 연장되도록 형성된 리프(lip)(7b)를 갖는다. 제어 게이트(9)는 절연막(6, 8)을 통해 채널(5) 상에 배치된 제1 부분으로서 선택 게이트(10)와, 절연막(6, 8)을 통해 부유 게이트(7) 상에 배치된 제2 부분을 갖고 있다. 선택 게이트(10)와 소스 영역(3) 및 드레인 영역(4)에 의해 선택 트랜지스터(11)가 형성된다. 따라서, 스플릿 게이트형 메모리 셀(1)은 부유 및 제어 게이트 전극(7, 9)과 소스 및 드레인 영역(3, 4)으로 형성되는 트랜지스터와 그 트랜지스터와 직렬로 접속된 선택 트랜지스터(11)를 갖고 있다.The insulating film 19 is formed by LOCOS (Local Oxidation on Silicon) method. The floating gate 7 has a lip 7b formed to extend upward from the top edge. The control gate 9 is a first portion disposed on the channel 5 through the insulating films 6 and 8, and the selection gate 10 and the floating gate 7 via the insulating films 6 and 8. It has a second part. The select transistor 11 is formed by the select gate 10, the source region 3, and the drain region 4. Thus, the split gate type memory cell 1 has a transistor formed of floating and control gate electrodes 7 and 9 and source and drain regions 3 and 4 and a select transistor 11 connected in series with the transistor. have.
도 2A는 WO92/18980에 개시된 복수의 스플릿 게이트형 메모리 셀(1)을 갖는 메모리 셀 어레이의 일부를 도시한 개략적인 단면도이다. 복수의 메모리 셀은 실리콘 기판(2) 상에서 매트릭스형으로 배치되어 있다. 도 2B는 그 메모리 셀 어레이의 일부를 도시한 개략적인 평면도이다.2A is a schematic cross-sectional view showing a portion of a memory cell array having a plurality of split gated memory cells 1 disclosed in WO92 / 18980. The plurality of memory cells are arranged in a matrix on the silicon substrate 2. 2B is a schematic plan view showing a portion of the memory cell array.
상호 인접하는 메모리 셀(1a, 1b)은 소스 영역(3)을 공유하고 있고, 각 메모리 셀의 부유 게이트 전극(7) 및 제어 게이트 전극(9)은 소스 영역(3)을 중심으로해서 대칭적으로 배치되어 있다. 이러한 배치는 기판(2) 상에서의 메모리 셀의 점유 면적을 작게 한다. 도 2A는 도 2B에서의 2A-2A 선의 단면도이다. 도 2B에 도시된 바와 같이 기판(2) 상에는 각 메모리 셀(1)을 서로 분리하기 위한 필드 절연막(13)이 형성되어 있다. 열방향으로 배치된 각 한쌍의 메모리 셀(1a, 1b)은 소스 영역(3) 및 제어 게이트 전극(9)을 공유하고 있고, 각 제어 게이트 전극(9)은 워드선을 형성하고 있다. 행 방향으로 배치된 각 메모리 셀(1a, 1b)의 각 드레인 영역(4)은 각 비트선 컨택트(14)를 통해 비트선(도시 생략)에 공통적으로 접속되어 있다.Adjacent memory cells 1a and 1b share a source region 3, and the floating gate electrode 7 and the control gate electrode 9 of each memory cell are symmetrical about the source region 3. It is arranged. This arrangement makes the occupied area of the memory cells on the substrate 2 small. 2A is a cross sectional view taken along the line 2A-2A in FIG. 2B. As shown in FIG. 2B, a field insulating film 13 for separating each memory cell 1 from each other is formed on the substrate 2. Each pair of memory cells 1a and 1b arranged in the column direction share the source region 3 and the control gate electrode 9, and each control gate electrode 9 forms a word line. Each drain region 4 of each of the memory cells 1a and 1b arranged in the row direction is commonly connected to a bit line (not shown) through each bit line contact 14.
도 3A는 USP 5,029,130에 개시된 복수의 스플릿 게이트형 메모리 셀을 갖는 메모리 셀 어레이의 일부를 도시한 개략적인 단면도이다. 이 메모리 셀에서 소스 영역이 드레인 영역으로, 드레인 영역이 소스 영역으로 대체되어 있다. 도 3B는 그 메모리 셀 어레이의 일부를 도시한 개략적인 평면도이다.3A is a schematic cross-sectional view showing a portion of a memory cell array having a plurality of split gated memory cells disclosed in USP 5,029,130. In this memory cell, the source region is replaced with the drain region, and the drain region is replaced with the source region. 3B is a schematic plan view of a portion of the memory cell array.
다음에, 메모리 셀 어레이(152)의 제조 방법을 도 4A 내지 도 4G를 참조하면서 설명한다.Next, a manufacturing method of the memory cell array 152 will be described with reference to FIGS. 4A to 4G.
공정 1(도 4A) ; 기판(2) 상에서의 소자 형성 영역에 열산화법을 이용해서 실리콘 산화막으로 이루어진 게이트 절연막(6)이 형성된다. 계속해서 게이트 절연막(6) 상에 도프된 폴리실리콘막(31)이 형성된다. 도프된 폴리실리콘막(31)의 전면상에 LPCVD(Low Pressure Chemical Vaper Deposition) 법을 이용해서 실리콘 질화막(32)이 형성된다. 다음에, 실리콘 질화막(32)의 전면상에 레지스트가 도포된후, 공지의 포트리소그래피 기술을 이용해서 레지스트의 일부가 제거되어 부유 게이트(7) 형성용의 에칭 마스크(33)가 형성된다.Process 1 (FIG. 4A); A gate insulating film 6 made of a silicon oxide film is formed in the element formation region on the substrate 2 by thermal oxidation. Then, the doped polysilicon film 31 is formed on the gate insulating film 6. A silicon nitride film 32 is formed on the entire surface of the doped polysilicon film 31 by using a low pressure chemical vapor deposition (LPCVD) method. Next, after a resist is applied on the entire surface of the silicon nitride film 32, a part of the resist is removed using a known photolithography technique to form an etching mask 33 for forming the floating gate 7.
공정 2(도 4B) ; 에칭 마스크(33)를 이용한 이방성 에칭에 의해 실리콘 질화막(32)이 에칭된 후, 에칭 마스크(33)가 박리된다. 다음에, 일부가 제거된 실리콘 질화막(32)을 마스크로서 이용하여 LOCOS 법에 의해 도프된 폴리실리콘막(31)의 일부가 산화되어 절연막(19)이 형성된다. 이 때, 실리콘 질화막(32)의 단부에 절연막(19)이 침입하여 버즈비크(bird's beak)(19a)가 형성된다.Step 2 (FIG. 4B); After the silicon nitride film 32 is etched by anisotropic etching using the etching mask 33, the etching mask 33 is peeled off. Next, a part of the polysilicon film 31 doped by the LOCOS method is oxidized using the silicon nitride film 32 from which part is removed, to form an insulating film 19. At this time, the insulating film 19 penetrates into the end portion of the silicon nitride film 32 to form a bird's beak 19a.
공정 3(도 4C) ; 실리콘 질화막(32)이 제거된 후, 절연막(19)을 에칭 마스크로서 이용한 이방성 에칭에 의해 도프된 폴리실리콘막(31)이 에칭된다. 이에 따라, 남은 도프된 폴리실리콘막(31)이 부유 게이트 전극(7)으로서 형성된다. 이때, 절연막(19)에는 버즈비크(19a)가 형성되어 있기 때문에, 그 버즈비크(19a) 밑에 위치한 곳의 부유 게이트 전극(7)의 상면 엣지에는 날카로운 리프(7b)가 형성된다.Step 3 (FIG. 4C); After the silicon nitride film 32 is removed, the doped polysilicon film 31 is etched by anisotropic etching using the insulating film 19 as an etching mask. As a result, the remaining doped polysilicon film 31 is formed as the floating gate electrode 7. At this time, since the burj beak 19a is formed in the insulating film 19, a sharp leaf 7b is formed at the upper edge of the floating gate electrode 7 located below the burj beak 19a.
공정 4(도 4D) ; 열산화법이나 LPCVD 법 또는 이들을 병용해서 공정 3을 거친 디바이스의 전면에 실리콘 산화막으로 이루어진 터널 절연막(8)이 형성된다.Step 4 (FIG. 4D); A tunnel insulating film 8 made of a silicon oxide film is formed on the entire surface of the device which has undergone the step 3 by using a thermal oxidation method, an LPCVD method, or a combination thereof.
공정 5(도 4E): 공정 4를 거친 디바이스의 전면에 도프된 폴리실리콘막(34)이 형성된다.Step 5 (FIG. 4E): A doped polysilicon film 34 is formed on the entire surface of the device that has undergone step 4.
공정 6(도 4F) ; 공정 5를 거친 디바이스의 전면에 레지스트가 도포된 후, 포트리소그래피 기술을 이용해서 에칭 마스크(35)가 형성된다.Step 6 (FIG. 4F); After the resist is applied to the entire surface of the device that has undergone the step 5, the etching mask 35 is formed using a photolithography technique.
공정 7(도 4G) ; 에칭 마스크(35)를 이용한 이방성 에칭에 의해 도프된 폴리실리콘막(34)이 에칭되어 제어 게이트 전극(9)이 형성된다. 그 후, 에칭 마스크(35)가 박리된다.Step 7 (FIG. 4G); The doped polysilicon film 34 is etched by anisotropic etching using the etching mask 35 to form the control gate electrode 9. Thereafter, the etching mask 35 is peeled off.
도 5에 도시한 바와 같이, 터널 절연막(8)의 형성 공정 4의 초기에 자연 산화막이나 구조 천이층 등에 기인하는 불완전한 실리콘 산화막(8a)이 형성된다. 이 불완전한 실리콘 산화막(8a)은 O-Si-O 결합이 완전한 실리콘 산화물뿐만 아니라 O-Si-O 결합을 갖고 있지 않은 댕글링 결합(dangling bonds)을 포함한다. 공정 3으로부터 공정 4로 이행하는 동안, 부유 게이트 전극(7)의 측벽이 산소를 포함한 외부 공기에 노출되기 때문에 그 측벽의 표면에 자연 산화막이 형성된다. 그 자연 산화막은 O-Si-O 결합을 갖고 있지 않은 댕글링 결합을 포함한다. 또한, 구조 천이층은 폴리실리콘막으로 이루어진 부유 게이트 전극(7)과 실리콘 산화막으로 이루어진 터널 절연막(8)의 경계 부분에 존재한다. 그 구조 천이층에는 O-Si-O 결합을 갖고 있지 않은 댕글링 결합이 존재하기 쉽다.As shown in FIG. 5, at the beginning of the formation process 4 of the tunnel insulating film 8, the incomplete silicon oxide film 8a resulting from a natural oxide film, a structure transition layer, etc. is formed. This incomplete silicon oxide film 8a includes dangling bonds in which the O—Si—O bond does not have an O—Si—O bond as well as a complete silicon oxide. During the process from Step 3 to Step 4, since the sidewall of the floating gate electrode 7 is exposed to external air containing oxygen, a natural oxide film is formed on the surface of the sidewall. The natural oxide film contains a dangling bond that does not have an O-Si-O bond. The structure transition layer is also present at the boundary between the floating gate electrode 7 made of a polysilicon film and the tunnel insulating film 8 made of a silicon oxide film. Dangling bonds that do not have O-Si-O bonds are likely to exist in the structural transition layer.
도 6은 불완전한 실리콘 산화막(8a)을 갖는 메모리 셀(1)을 도시한 개략적인 단면도이다. 메모리 셀(1)에 기억된 데이타의 소거는 화살표 B로 도시된 바와 같이 부유 게이트 전극(7) 내의 전자가 제어 게이트 전극(9) 측으로 방출됨으로써 행해진다. 이 때, 고전계에 의해 가속된 전자가 불완전한 실리콘 산화막(8a)을 갖는 터널 절연막(8)을 통과할 때, 각 막(8, 8a)에는 큰 스트레스가 걸린다. 그 때문에, 기록 동작 및 소거 동작이 반복됨으로써 스트레스가 계속 반복되고, 그 결과 불완전한 실리콘 산화막(8a) 내에 전자 트랩이 형성 축적된다. 바꿔 말하면, 기록 및 소거의 반복 횟수(즉, 데이타의 재기록 횟수)의 증가는 전자 트랩을 증가시킨다. 그 전자 트랩은 부유 게이트 전극(7)으로부터 제어 게이트 전극(9)으로의 전자 이동을 저해한다. 이 결과, 부유 게이트 전극(7) 내의 전자가 충분하게 방출하는 것이 곤란하게 된다.6 is a schematic cross-sectional view showing a memory cell 1 having an incomplete silicon oxide film 8a. The erasure of data stored in the memory cell 1 is performed by the electrons in the floating gate electrode 7 being emitted to the control gate electrode 9 side as shown by the arrow B. FIG. At this time, when the electrons accelerated by the high electric field pass through the tunnel insulating film 8 having the incomplete silicon oxide film 8a, each film 8, 8a is subjected to a large stress. Therefore, the stress is repeated repeatedly by the write operation and the erase operation, and as a result, electron traps are formed and accumulated in the incomplete silicon oxide film 8a. In other words, an increase in the number of repetitions of writing and erasing (i.e., rewriting of data) increases the electronic trap. The electron trap inhibits electron movement from the floating gate electrode 7 to the control gate electrode 9. As a result, it becomes difficult to sufficiently discharge the electrons in the floating gate electrode 7.
이와 같이 전자 트랩은 데이타의 재기록 횟수의 증가에 따라 도 7에 도시한 바와 같은 현상을 야기한다. 즉, 판독 모드에서 기록 상태의 메모리 셀로 흐르는 전류는 거의 일정한 값이 유지되지만, 소거 상태의 메모리 셀(1)로 흐르는 전류는 떨어진다. 그 결과, 기록 상태의 메모리 셀(1)로 흐르는 전류와 소거 상태의 메모리 셀(1)로 흐르는 전류의 차가 적어진다. 이것은 센스 앰프가 셀 전류의 대소를 판별함으로써 기억된 데이타의 값을 판별하는 것을 곤란하게 한다. 이렇게 해서 메모리 셀로부터 데이타를 판독하는 것이 불가능해질 때, 이제 메모리 셀로서의 초기 기능을 얻을 수 없게 된다. 이와 같이 불완전한 실리콘 산화막(8a)은 데이타의 재기록 횟수의 증가를 곤란하게 하고, 또 메모리 셀(1) 즉 플래시 EEPROM의 동작 수명을 짧게 한다.As such, the electronic trap causes a phenomenon as shown in FIG. 7 as the number of times of rewriting of data increases. That is, while the current flowing to the memory cell in the write state in the read mode is maintained at a substantially constant value, the current flowing to the memory cell 1 in the erased state is dropped. As a result, the difference between the current flowing through the memory cell 1 in the write state and the current flowing through the memory cell 1 in the erase state is reduced. This makes it difficult for the sense amplifier to determine the value of the stored data by determining the magnitude of the cell current. When it becomes impossible to read data from the memory cell in this way, it is no longer possible to obtain the initial function as the memory cell. This incomplete silicon oxide film 8a makes it difficult to increase the number of times of data rewriting, and shortens the operating life of the memory cell 1, that is, the flash EEPROM.
또한, 도 8에 도시한 바와 같이 공정 4에서 열산화법을 이용하여 터널 절연막(8)을 형성할 때, 부유 게이트 전극(7)의 하부 엣지에 터널 절연막(8)의 단부가 침입하여 버즈비크(게이트 버즈비크)(8b)가 형성될 우려가 있다. 이 버즈비크(8b)는 그 버즈비크(8b)의 반대측에서의 터널 절연막(8) 표면에 들뜸이 생겨서 간극(8c)이 형성된다. 이 간극(8c) 내에는 공정 5에서 도프된 폴리실리콘막(34)이 진입하여 도 9에 도시한 바와 같이 제어 게이트 전극(9)의 하단부에는 간극(8c)의 형상에 일치하는 첨예한 돌기(9a)가 형성된다.In addition, as shown in FIG. 8, when the tunnel insulating film 8 is formed by the thermal oxidation method in step 4, the end portion of the tunnel insulating film 8 penetrates into the lower edge of the floating gate electrode 7, thereby releasing the burj beak ( There is a fear that the gate burj becks 8b are formed. The burj beak 8b is lifted up on the surface of the tunnel insulating film 8 on the opposite side of the burj beak 8b to form a gap 8c. In the gap 8c, the polysilicon film 34 doped in step 5 enters, and as shown in FIG. 9, a sharp protrusion (corresponding to the shape of the gap 8c) is formed at the lower end of the control gate electrode 9. 9a) is formed.
이러한 제어 게이트 전극(9)은 기록 모드에서 돌기(9a)로부터 전자가 방출되는 것을 허용하고, 제어 게이트(9)로부터 부유 게이트(7)로 전자가 주입되는 리버스 터널링이라고 불리는 현상을 야기한다. 본 리버스 터널링은 기록 모드에서 기록 선택되지 않은 메모리 셀(1)에 대해서도 데이타가 기록되는 불편함을 생기게 한다. 이 결과, 각 메모리 셀(1)에 각각 별개의 데이타를 기록하는 것이 불가능하게 되어 EEPROM으로서의 초기 기능을 다하지 않게 된다. 이와 같이 버즈비크(8b)는 리버스 터널링을 야기시키고 플래시 EEPROM의 기능 발휘를 곤란하게 한다.This control gate electrode 9 allows electrons to be emitted from the projection 9a in the write mode and causes a phenomenon called reverse tunneling in which electrons are injected from the control gate 9 to the floating gate 7. This reverse tunneling causes inconvenience in that data is written even for memory cells 1 that are not write-selected in the write mode. As a result, it becomes impossible to write separate data into each memory cell 1, and the initial function as an EEPROM is not fulfilled. Thus, the buzzbeek 8b causes reverse tunneling and makes it difficult for the flash EEPROM to function.
대체로, 본 발명은 데이타의 재기록 횟수를 증가시키는 스플릿 게이트형 트랜지스터 및 그 제조 방법에 관한 것이다.In general, the present invention relates to a split gate type transistor for increasing the number of times of rewriting of data and a method of manufacturing the same.
본 발명은 여러가지 다양한 방법으로 구현될 수 있다.The invention can be implemented in a variety of ways.
본 발명의 다른 측면 및 장점은 본 발명의 원리를 예시하는 첨부되는 도면과 관련하여 다음의 설명으로부터 명백할 것이다.Other aspects and advantages of the invention will be apparent from the following description taken in conjunction with the accompanying drawings which illustrate the principles of the invention.
본 발명에 따른 제1 실시예의 스플릿 게이트형 메모리 셀 및 그 메모리 셀을 이용한 플래시 EEPROM을 도면을 참조하면서 설명한다. 도 10은 제1 실시예의 스플릿 게이트형 메모리 셀을 도시한 개략적인 단면도이다. 도 11A는 제1 실시예의 복수의 스플릿 게이트형 메모리 셀을 갖는 메모리 셀 어레이의 일부를 도시한 개략적인 단면도이다. 도 11B은 그 메모리 셀 어레이의 일부를 도시한 개략적인 평면도이다. 도 11A는 도 11B에서의 11A-11A 선의 단면도이다,A split gate type memory cell of a first embodiment according to the present invention and a flash EEPROM using the memory cell will be described with reference to the drawings. Fig. 10 is a schematic cross sectional view showing a split gate type memory cell of the first embodiment. Fig. 11A is a schematic cross sectional view showing a portion of a memory cell array having a plurality of split gate type memory cells of the first embodiment. 11B is a schematic plan view of a portion of the memory cell array. 11A is a cross-sectional view of the 11A-11A line in FIG. 11B.
각 스플릿 게이트형 메모리 셀(41a)(스플릿 게이트형 트랜지스터(41b))은 P형의 도전성을 갖는 단결정 실리콘 기판(2) 상에 정의된 N형의 도전성을 갖는 소스 영역(3) 및 N형의 도전성을 갖는 드레인 영역(4)과, 소스 영역(3)과 드레인 영역(4) 사이의 채널(5) 상에 게이트 절연막(6)을 통해 배치된 부유 게이트(70)와, 부유 게이트(70) 상에 절연막(19) 및 터널 절연막(8)을 통해 배치된 제어 게이트(9)를 구비하고 있다. P형 단결정 실리콘 기판(2)을 대신해서 P형 웰이 이용되어도 된다. P형 단결정 실리콘 기판(2)이 N형 단결정 실리콘 기판 또는 N형 웰로 치환되어도 된다.Each split gate type memory cell 41a (split gate type transistor 41b) has an N-type conductivity and an N-type source region 3 defined on a single crystal silicon substrate 2 having P-type conductivity. A conductive drain region 4, a floating gate 70 disposed on the channel 5 between the source region 3 and the drain region 4 through the gate insulating film 6, and the floating gate 70. The control gate 9 is provided on the insulating film 19 and the tunnel insulating film 8 thereon. P type wells may be used in place of the P type single crystal silicon substrates 2. The P-type single crystal silicon substrate 2 may be replaced with an N-type single crystal silicon substrate or an N-type well.
절연막(19)은 LOCOS 법에 의해 형성되고 있다. 부유 게이트(70)는 상면 및 하면 및 4개의 측벽면을 갖는 직방체 형상으로 형성되고, 상면 엣지에서 상측으로 연장되도록 형성된 첨예한 리프(70b)를 갖는다. 부유 게이트(70)는 또 각 측벽면에서 도프된 폴리실리콘 막에 질소 원자가 1 내지 10% 정도의 농도로 함유된 층(이하, 질소 원자 함유층이라고 함)(70a)을 갖고 있다.The insulating film 19 is formed by the LOCOS method. The floating gate 70 is formed in a rectangular parallelepiped shape having an upper surface and a lower surface and four sidewall surfaces, and has a sharp leaf 70b formed to extend upward from the upper edge. The floating gate 70 also has a layer 70a (hereinafter referred to as a nitrogen atom-containing layer) containing nitrogen atoms at a concentration of about 1 to 10% in the polysilicon film doped on each sidewall surface.
제어 게이트(9)는 절연막(6, 8)을 통해 채널(5) 상에 배치된 제1 부분으로서의 선택 게이트(10)와, 절연막(6, 8)을 통해 부유 게이트(70) 상에 배치된 제2 부분을 갖고 있다. 선택 게이트(10)와 소스 영역(3) 및 드레인 영역(4)에 의해 선택 트랜지스터(11)가 형성된다. 따라서 스플릿 게이트형 메모리 셀(1)은 부유 및 제어 게이트 전극(70, 9)과 소스 및 드레인 영역(3, 4)으로 형성된 트랜지스터와 그 트랜지스터와 직렬로 접속된 선택 트랜지스터(11)를 갖고 있다. 부유 및 제어 게이트 전극(70, 9)은 도프된 폴리실리콘에 의해 형성되어 있다. 도프된 폴리실리콘이외의 비정질 실리콘, 단결정 실리콘, 고융점 금속을 포함하는 각종 금속, 실리사이드 등의 도전성 재료가 부유 및 제어 게이트 전극(70, 9)의 형성에 이용되어도 된다.The control gate 9 is disposed on the floating gate 70 via the select gate 10 as a first portion disposed on the channel 5 via the insulating films 6 and 8, and through the insulating films 6 and 8. It has a second part. The select transistor 11 is formed by the select gate 10, the source region 3, and the drain region 4. Therefore, the split gate type memory cell 1 has a transistor formed of the floating and control gate electrodes 70 and 9 and source and drain regions 3 and 4 and a select transistor 11 connected in series with the transistor. The floating and control gate electrodes 70, 9 are formed of doped polysilicon. Conductive materials such as amorphous silicon, single crystal silicon, various metals including high melting point metals, and silicides other than doped polysilicon may be used for the formation of the floating and control gate electrodes 70 and 9.
도 11A에 도시한 바와 같이 기판(2) 상에서의 메모리 셀의 점유 면적을 작게 하기 위해서 상호 인접하는 메모리 셀(41a, 41b)은 소스 영역(3)을 공유하고 있고, 각 메모리 셀의 부유 게이트 전극(70) 및 제어 게이트 전극(9)은 소스 영역(3)을 중심으로 해서 대칭적으로 배치되어 있다.As shown in FIG. 11A, in order to reduce the occupied area of the memory cells on the substrate 2, the adjacent memory cells 41a and 41b share the source region 3, and the floating gate electrodes of the respective memory cells. 70 and the control gate electrode 9 are arranged symmetrically about the source region 3.
다음에, 제1 실시예의 메모리 셀 어레이의 제조 방법을 도 12A 내지 도 12J를 참조하면서 설명한다.Next, a manufacturing method of the memory cell array of the first embodiment will be described with reference to FIGS. 12A to 12J.
공정 1(도 12A) : LOCOS 법을 이용해서 기판(2) 상에서의 소자가 형성되어야 하는 영역을 제외한 영역에 필드 절연막(13)(도시하지 않음)이 형성된다. 기판(2)상에서의 소자 형성 영역에 열산화법을 이용해서 실리콘 산화막으로 이루어진 게이트 절연막(6)이 형성된다. 계속해서 게이트 절연막(6) 상에 도프된 폴리실리콘 막(31)이 형성된다. 도프된 폴리실리콘 막(31)의 전면상에 LPCVD 법을 이용해서 실리콘 질화막(32)이 형성된다. 다음에, 실리콘 질화막(32)의 전면상에 레지스트가 도포된 후, 공지의 포트리소그래피 기술을 이용해서 레지스트의 일부가 제거되어 부유 게이트(70) 형성용의 에칭 마스크(33)가 형성된다.Step 1 (FIG. 12A): A field insulating film 13 (not shown) is formed in a region other than a region where an element on the substrate 2 should be formed using the LOCOS method. A gate insulating film 6 made of a silicon oxide film is formed in the element formation region on the substrate 2 by thermal oxidation. Then, the doped polysilicon film 31 is formed on the gate insulating film 6. The silicon nitride film 32 is formed on the entire surface of the doped polysilicon film 31 by using the LPCVD method. Next, after the resist is applied on the entire surface of the silicon nitride film 32, a portion of the resist is removed using a known photolithography technique to form an etching mask 33 for forming the floating gate 70.
공정 2(도 12B) : 에칭 마스크(33)를 이용한 이방성 에칭에 의해 실리콘 질화막(32)이 에칭된 후, 에칭 마스크(33)가 박리된다. 다음에, 일부가 제거된 실리콘 질화막(32)을 마스크로서 이용하고, LOCOS 법에 의해 도프된 폴리실리콘 막(31)의 일부가 산화되어 절연막(19)이 형성된다. 이 때, 실리콘 질화막(32)의 단부에 절연막(19)이 침입하여 버즈비크(19a)가 형성된다. 이 절연막(19)의 형성 공정은 필요에 따라 삭제되어도 된다.Step 2 (FIG. 12B): After the silicon nitride film 32 is etched by anisotropic etching using the etching mask 33, the etching mask 33 is peeled off. Next, using the silicon nitride film 32 from which a part is removed, a part of the polysilicon film 31 doped by the LOCOS method is oxidized to form an insulating film 19. At this time, the insulating film 19 penetrates into the end part of the silicon nitride film 32, and the bird's beak 19a is formed. The formation process of this insulating film 19 may be deleted as needed.
공정 3(도 12C) : 실리콘 질화막(32)이 제거된 후, 절연막(19)을 에칭 마스크로서 이용한 이방성 에칭에 의해 도프된 폴리실리콘 막(3)이 에칭된다. 이에 따라, 나머지의 도프된 폴리실리콘 막(31)이 부유 게이트 전극(70)으로서 형성된다. 이 때, 절연막(19)에는 버즈비크(19a)가 형성되므로 그 버즈비크(19a) 밑에 위치하는 곳의 부유 게이트 전극(70)의 상면 엣지에는 첨예한 리프(70b)가 형성된다.Step 3 (FIG. 12C): After the silicon nitride film 32 is removed, the doped polysilicon film 3 is etched by anisotropic etching using the insulating film 19 as an etching mask. As a result, the remaining doped polysilicon film 31 is formed as the floating gate electrode 70. At this time, since the burj beak 19a is formed in the insulating film 19, a sharp leaf 70b is formed at the upper edge of the floating gate electrode 70 under the burj beak 19a.
공정 4 : 부유 게이트 전극(70)의 측벽의 전면에 질소 이온이 주입되어 질소 원자 함유층(70a)이 형성된다. 이 때, 부유 게이트 전극(70)의 4개의 측벽에 질소 이온을 균등하게 주입하기 위해서 일반적으로 회전 경사 이온 주입법이라고 불리는 주입 방법이 이용되는 것이 바람직하다. 이 방법에서는 그 위에 기판(2)이 형성된 실리콘 웨이퍼(도시 생략)가 회전되면서 기판(2)의 표면에 대해 수직 방향으로 연장된 법선으로부터 대강 60도 정도의 각도로 질소 이온이 주입된다. 이 회전 경사 이온 주입법은 주입되어야 되는 질소 이온량의 제어를 고정밀도로 행하는 것을 허용하며 또 질소 원자 함유층(70a)의 형성을 용이하게 한다.Step 4: Nitrogen ions are implanted into the entire surface of the sidewall of the floating gate electrode 70 to form the nitrogen atom-containing layer 70a. At this time, in order to evenly inject nitrogen ions into the four sidewalls of the floating gate electrode 70, it is preferable that an implantation method generally called a rotationally gradient ion implantation method is used. In this method, the silicon wafer (not shown) on which the substrate 2 is formed is rotated so that nitrogen ions are implanted at an angle of about 60 degrees from a normal extending in a direction perpendicular to the surface of the substrate 2. This rotationally gradient ion implantation method allows the control of the amount of nitrogen ions to be implanted with high accuracy and facilitates the formation of the nitrogen atom containing layer 70a.
질소 이온의 주입 조건은 주입 에너지 : 10keV 정도, 도우즈량 : 1x 1015 내지 5x 1016atoms/㎠ 정도이다. 주입 에너지 : 10keV의 에너지를 갖는 질소 이온의 폴리실리콘 막 내의 주입 거리, 즉 PR(Projection Range)은 0.02㎛ 정도이다. 이 경우, 주입된 질소 이온은 부유 게이트 전극(70)의 측벽의 극히 표면 근방으로만 도입되기 때문에, 질소 원자 함유층(70a)은 비교적 얇은 막 두께를 갖는다. Ix 1015 내지 5x 1016atoms/㎠를 넘는 도우즈량은 부유 게이트 전극(70)의 측벽에 질화 실리콘이 형성되는 것을 허용한다. 이 질화 실리콘에 의해 터널 절연막(8)의 형성이 저해될 우려가 있다. 도우즈량이 1x 1015 내지 5x 1016atoms/㎠보다 적으면, 후술하는 이점이 얻어지는 것을 곤란하게 한다.The implantation conditions of nitrogen ions are about implantation energy: about 10 keV, dose amount: about 1x10 15 to 5x10 16 atoms / cm 2. Implantation energy: The implantation distance, ie, the PR (Projection Range), in the polysilicon film of nitrogen ions having an energy of 10 keV is about 0.02 m. In this case, since the injected nitrogen ions are introduced only in the extremely near surface of the sidewall of the floating gate electrode 70, the nitrogen atom-containing layer 70a has a relatively thin film thickness. A dose amount exceeding Ix 10 15 to 5x 10 16 atoms / cm 2 allows silicon nitride to be formed on the sidewall of the floating gate electrode 70. There is a concern that the formation of the tunnel insulating film 8 may be inhibited by this silicon nitride. If the dose is less than 1x10 15 to 5x 10 16 atoms / cm 2, it is difficult to obtain the advantages described later.
공정 5(도 12D) : 열산화법이나 LPCVD 법 또는 이들을 병용하여 공정 4를 거친 디바이스의 전면에 실리콘 산화막으로 이루어진 터널 절연막(8)이 형성된다. 이에 따라, 적층된 게이트 절연막 및 터널 절연막(6, 8)은 일체화된다. 게이트 절연막 및 터널 절연막(6, 8)은 산화 실리콘, 산질화 실리콘, 질화 실리콘 중 적어도 하나를 주성분으로 하는 막에 의해서 형성되어도 된다. 이와 같은 절연막의 형성에는 열산화법, 열질화법, 열산질화법, CVD 법 중 적어도 하나의 방법이 이용된다. 이들 재질이 다른 복수의 절연막이 적층되어도 된다.Step 5 (FIG. 12D): A tunnel insulating film 8 made of a silicon oxide film is formed on the entire surface of the device that has undergone the step 4 by using a thermal oxidation method, an LPCVD method, or a combination thereof. As a result, the stacked gate insulating films and the tunnel insulating films 6 and 8 are integrated. The gate insulating film and the tunnel insulating film 6, 8 may be formed by a film containing at least one of silicon oxide, silicon oxynitride and silicon nitride as a main component. At least one of thermal oxidation, thermal nitriding, thermal oxynitriding and CVD is used to form such an insulating film. A plurality of insulating films having different materials may be stacked.
부유 게이트 전극(70)은 모든 측벽에 형성된 질소 원자 함유층(70a)을 갖고 있기 때문에, 터널 절연막(8)의 형성 초기에 자연 산화막이나 구조 천이층 등에 기인하는 불완전한 실리콘 산화막은 갖고 있지 않다.Since the floating gate electrode 70 has nitrogen atom-containing layers 70a formed on all sidewalls, the floating gate electrode 70 does not have an incomplete silicon oxide film resulting from a natural oxide film, a structure transition layer, or the like at the beginning of formation of the tunnel insulating film 8.
공정 4로부터 공정 5로 이행하는 동안, 부유 게이트 전극(70)의 측벽은 산소를 포함한 외부 공기에 노출된다. 그러나, 질소 원자 함유층(70a)이 설치되기 때문에, 부유 게이트 전극(70)의 측벽 표면에 O-Si-O 결합을 갖고 있지 않은 댕글링 결합을 포함하는 자연 산화막의 형성을 억제할 수 있다.During the transition from step 4 to step 5, the side wall of the floating gate electrode 70 is exposed to external air containing oxygen. However, since the nitrogen atom-containing layer 70a is provided, it is possible to suppress the formation of a native oxide film including a dangling bond that does not have an O—Si—O bond on the sidewall surface of the floating gate electrode 70.
또한, 폴리실리콘 막으로 이루어진 부유 게이트 전극(70)과 실리콘 산화막으로 이루어진 터널 절연막(8)의 경계 부분에는 댕글링 결합이 발생하기 쉬운 구조 천이층이 존재한다. 그러나, 그 댕글링 결합의 미결합부는 질소 원자 함유층(70a)에 포함되는 3가의 질소 원자에 의해 종단된다. 따라서, 구조 천이층 내의 댕글링 결합의 발생이 극력 방지된다.In addition, a structural transition layer is prone to dangling bonds at the boundary between the floating gate electrode 70 made of a polysilicon film and the tunnel insulating film 8 made of a silicon oxide film. However, the unbonded portion of the dangling bond is terminated by a trivalent nitrogen atom included in the nitrogen atom containing layer 70a. Thus, the occurrence of dangling bonds in the structure transition layer is prevented as much as possible.
질소 원자 함유층(70a)은 또 열산화법을 이용해서 터널 절연막(8)이 형성될 때, 부유 게이트 전극(70)의 하부 엣지에 그 절연막(8)의 단부가 진입하는 것을 방지한다. 이 결과, 터널 절연막(8)에 버즈비크(게이트 버즈비크)는 형성되지 않는다.The nitrogen atom-containing layer 70a further prevents the end of the insulating film 8 from entering the lower edge of the floating gate electrode 70 when the tunnel insulating film 8 is formed by the thermal oxidation method. As a result, no burj beak is formed in the tunnel insulating film 8.
공정 6(도 12E) : 공정 5를 거친 디바이스의 전면에 도프된 폴리실리콘 막(34)이 형성된다. 도프된 폴리실리콘 막(31, 34)은 이하의 방법에 의해서 형성될 수 있다.Step 6 (FIG. 12E): A doped polysilicon film 34 is formed on the entire surface of the device that has undergone step 5. The doped polysilicon films 31 and 34 can be formed by the following method.
방법 1 ; 불순물을 포함한 가스 분위기에서 LPCVD 법을 이용해서 폴리실리콘 막이 형성된다.Method 1; A polysilicon film is formed using the LPCVD method in a gas atmosphere containing impurities.
방법 2 ; LPCVD 법을 이용해서 도프되지 않은 플리실리콘 막이 형성된 후에 폴리실리콘 막상에 POCl3 등을 이용해서 불순물 확산원층이 형성된다. 그리고, 그 불순물 확산원층으로부터 폴리실리콘 막으로 불순물이 확산되어 도프된 폴리실리콘 막이 형성된다.Method 2; After the undoped polysilicon film is formed using the LPCVD method, an impurity diffusion source layer is formed on the polysilicon film using POCl 3 or the like. Then, impurities are diffused from the impurity diffusion source layer into the polysilicon film to form a doped polysilicon film.
방법 3 ; LPCVD 법을 이용해서 도프되지 않은 폴리실리콘 막이 형성된 후에 불순물 이온이 주입된다.Method 3; Impurity ions are implanted after the undoped polysilicon film is formed using the LPCVD method.
공정 7(도 12F) : 공정 6을 거친 디바이스의 전면에 레지스트가 도포된 후, 포트리소그래피 기술을 이용해서 에칭 마스크(35)가 형성된다.Step 7 (FIG. 12F): After the resist is applied to the entire surface of the device that has undergone the step 6, an etching mask 35 is formed using a photolithography technique.
공정 8(도 12G) : 에칭 마스크(35)를 이용한 이방성 에칭에 의해 도프된 폴리실리콘 막(34)이 에칭되어 제어 게이트 전극(9)이 형성된다. 그 후, 에칭 마스크(35)가 박리된다.Step 8 (FIG. 12G): The doped polysilicon film 34 is etched by anisotropic etching using the etching mask 35 to form the control gate electrode 9. Thereafter, the etching mask 35 is peeled off.
공정 9(도 12H) : 공정 8을 거친 디바이스의 전면에 레지스트가 도포된 후, 포트리소그래피 기술을 이용하여 소스 영역(3)의 형성용 마스크(42)가 형성된다. 마스크(42)는 적어도 기판(2) 상의 드레인 영역(4)이 형성되어야 하는 영역을 덮음과 동시에 그 단부가 부유 게이트 전극(70)의 단부와 거의 일치하도록 형성되는 것이 바람직하다. 다음에, 공지의 이온 주입법을 이용해서 디바이스의 표면에 인 이온(P+)이 주입되어 소스 영역(3)이 형성된다. 이 때, 소스 영역(3)의 위치는 부유 게이트 전극(7)의 단부에 의해서 정의된다. 그 후, 마스크(42)가 박리된다. 소스 영역(3)을 형성하기 위해서 주입되는 불순물 이온은 인 이온에 한정되지 않고, 비소, 안티몬 등의 N형 불순물 이온이 이용되어도 된다.Step 9 (FIG. 12H): After a resist is applied to the entire surface of the device that has undergone Step 8, a mask 42 for forming the source region 3 is formed using a photolithography technique. The mask 42 is preferably formed so as to cover at least the region where the drain region 4 on the substrate 2 is to be formed, and at the same time its end substantially coincides with the end of the floating gate electrode 70. Next, phosphorus ions P + are implanted into the surface of the device using a known ion implantation method to form the source region 3. At this time, the position of the source region 3 is defined by the end of the floating gate electrode 7. Thereafter, the mask 42 is peeled off. The impurity ions implanted to form the source region 3 are not limited to phosphorus ions, and N-type impurity ions such as arsenic and antimony may be used.
공정 10(도 12I) : 공정 9를 거친 디바이스의 전면에 레지스트가 도포된 후, 포트리소그래피 기술을 이용해서 드레인 영역(4)의 형성용 마스크(43)가 형성된다. 마스크(43)는 적어도 소스 영역(3)을 덮도록 형성되는 것이 바람직하다. 다음에, 공지의 이온 주입법을 이용해서 디바이스의 표면에 비소 이온(As+)이 주입되어 드레인 영역(4)이 형성된다. 드레인 영역(4)을 형성하기 위해서 주입되는 불순물 이온은 비소 이온에 한정되지 않고, 인, 안티몬 등의 N형 불순물 이온이 이용되어도 된다. N형 단결정 실리콘 기판 또는 N형 웰이 이용되는 경우, 소스 및 드레인 영역(3, 4)을 형성하기 위해서 붕소, 인듐 등 P형 불순물 이온이 주입되는 것이 바람직하다.Step 10 (FIG. 12I): After the resist is applied to the entire surface of the device that has undergone the step 9, a mask 43 for forming the drain region 4 is formed using a photolithography technique. The mask 43 is preferably formed so as to cover at least the source region 3. Next, arsenic ions (As + ) are implanted into the surface of the device using a known ion implantation method to form the drain region 4. The impurity ions implanted to form the drain region 4 are not limited to arsenic ions, and N-type impurity ions such as phosphorus and antimony may be used. When an N-type single crystal silicon substrate or an N-type well is used, it is preferable to implant P-type impurity ions such as boron and indium to form the source and drain regions 3 and 4.
공정 11(도 12J) : 마스크(43)가 박리되고 제1 실시예의 스플릿 게이트형 메모리 셀(41a, 41b)이 완성된다.Step 11 (Fig. 12J): The mask 43 is peeled off, and the split gate type memory cells 41a and 41b of the first embodiment are completed.
상기한 바와 같이 제1 실시예에 따르면, 부유 게이트 전극(70)의 전체 측벽에 질소 원자 함유층(70a)이 설치된다. 그 때문에, 공정 5에서의 터널 절연막(8)의 형성 초기에 불완전한 실리콘 산화막이 형성되지 않는다. 이것은 메모리 셀(41)의 기록 동작 및 소거 동작이 반복됨으로써 터널 절연막(8)에 스트레스가 반복되어 터널 절연막(8) 내에 전자 트랩이 형성되는 것을 방지한다. 따라서, 소거 모드에서 부유 게이트 전극(70) 내의 전자를 충분히 방출하는 것이 가능해져서 데이타의 재기록 횟수를 증가시킬 수 있다. 이 결과, 긴 동작 수명을 갖는 메모리 셀, 즉 플래시 EEPROM을 얻을 수 있다.As described above, according to the first embodiment, the nitrogen atom-containing layer 70a is provided on the entire sidewall of the floating gate electrode 70. Therefore, an incomplete silicon oxide film is not formed at the beginning of formation of the tunnel insulating film 8 in step 5. This prevents the stress from being repeated in the tunnel insulating film 8 by repeating the writing operation and the erasing operation of the memory cell 41, thereby forming an electron trap in the tunnel insulating film 8. Therefore, it becomes possible to sufficiently discharge electrons in the floating gate electrode 70 in the erase mode, thereby increasing the number of times of rewriting of data. As a result, a memory cell having a long operating life, that is, a flash EEPROM can be obtained.
또한, 데이타의 재기록 횟수가 증가해도 판독 모드에서 소거 상태의 메모리 셀에 흐르는 전류가 떨어지는 일은 없다. 이것은 센스 앰프가 기록 상태의 메모리 셀의 셀 전류와 소거 상태의 메모리 셀의 셀 전류의 차를 기초로 데이타의 값을 확실하게 판별하는 것을 허용한다.In addition, even if the number of times of rewriting of data increases, the current flowing to the memory cell in the erased state does not drop in the read mode. This allows the sense amplifier to reliably determine the value of the data based on the difference between the cell current of the memory cell in the write state and the cell current of the memory cell in the erase state.
질소 원자 함유층(70a)은 또 부유 게이트 전극(70)의 하부 엣지에 버즈비크가 형성되는 것을 방지한다. 이것은 버즈비크에 기인하여 제어 게이트 전극(9)의 하단부의 돌기(9a)가 형성되는 것을 방지하고, 그 결과 리버스 터널링 현상은 발생하지 않는다. 따라서, 기록 모드에서 비선택의 메모리 셀에 잘못하여 데이타가 기록되지 않으며 원하는 메모리 셀에만 데이타를 기록할 수 있다.The nitrogen atom-containing layer 70a also prevents the formation of a buzz beak at the lower edge of the floating gate electrode 70. This prevents the projection 9a at the lower end of the control gate electrode 9 from forming due to the Burj beak, and as a result, the reverse tunneling phenomenon does not occur. Therefore, data is not accidentally written to an unselected memory cell in the write mode, and data can be written only to a desired memory cell.
제1 실시예에서 질소 원자 함유층(70a)은 소거 모드에서 전자가 방출하는 측벽에만 설치되어도 된다. 이 경우, 질소 원자 함유층(70a)은 회전 경사 이온 주입법이 아니라 통상의 경사 이온 주입법을 이용해서 형성된다.In the first embodiment, the nitrogen atom containing layer 70a may be provided only on the sidewall from which electrons are emitted in the erase mode. In this case, the nitrogen atom-containing layer 70a is formed using a conventional gradient ion implantation method rather than the rotation gradient ion implantation method.
질소 원자 함유층(70a)은 이하의 2개의 방법 : (a) 부유 게이트 전극(70)의 측벽부를 질소 플라즈마에 노출시키고, (b) 부유 게이트 전극(70)의 형성 후에 질화 분위기(NH3 등)에서 열 처리를 행하는 것 중 어느 하나에 의해 형성되어도 된다.The nitrogen atom-containing layer 70a has two methods: (a) exposing the sidewall portion of the floating gate electrode 70 to nitrogen plasma, and (b) nitriding atmosphere (NH 3 or the like) after formation of the floating gate electrode 70. It may be formed by any of performing heat treatment at.
본 발명에 따른 제2 실시예를 도면을 참조하면서 설명한다. 중복 설명을 피하기 위해 제1 실시예의 구성과 대응되는 구성에는 유사한 참조 부호를 붙인다.A second embodiment according to the present invention will be described with reference to the drawings. Similar reference numerals are given to components corresponding to those in the first embodiment to avoid redundant description.
도 13A는 제2 실시예의 복수의 스플릿 게이트형 메모리 셀을 갖는 메모리 셀어레이의 일부를 도시한 개략적인 단면도이다. 도 13B는 그 메모리 셀 어레이의 일부를 도시한 개략적인 평면도이다. 도 13A는 도 13B에서의 13A-13A 선의 단면도이다.Fig. 13A is a schematic cross sectional view showing a portion of a memory cell array having a plurality of split gate type memory cells of the second embodiment. Fig. 13B is a schematic plan view showing a portion of the memory cell array. 13A is a cross sectional view taken along the line 13A-13A in FIG. 13B.
도 13A 및 도 13B에 도시한 바와 같이 기판(2) 상에는 복수의 스플릿 게이트형 메모리 셀(스플릿 게이트형 트랜지스터)(61a, 61b)이 배치되어 있다. 각 메모리 셀(61a, 61b)은 소스 영역(3), 드레인 영역(4), 채널 영역(5), 부유 게이트 전극(70') 및 제어 게이트 전극(9)을 포함한다.13A and 13B, a plurality of split gate type memory cells (split gate type transistors) 61a and 61b are disposed on the substrate 2. Each memory cell 61a, 61b includes a source region 3, a drain region 4, a channel region 5, a floating gate electrode 70 ′ and a control gate electrode 9.
기판(2) 상에 놓을 수 있는 메모리 셀의 점유 면적을 작게 하기 위해서 상호 인접하는 메모리 셀(61a, 61b)은 소스 영역(3)을 공유하고 있고, 각 메모리 셀의 부유 게이트 전극(70') 및 제어 게이트 전극(9)은 소스 영역(3)을 중심으로 해서 대칭적으로 배치되어 있다.In order to reduce the occupied area of the memory cells that can be placed on the substrate 2, the adjacent memory cells 61a and 61b share the source region 3, and the floating gate electrode 70 ′ of each memory cell is provided. And the control gate electrode 9 are arranged symmetrically about the source region 3.
제2 실시예에서는 부유 게이트 전극(70')은 질소 원자는 함유하지 않으며 터널 절연막(8)이 질소 원자를 함유하고 있다. 도 14 내지 도 16은 터널 절연막(8)에 함유되는 질소 원자의 분포와 질소 농도의 관계를 도시한다.In the second embodiment, the floating gate electrode 70 'does not contain nitrogen atoms, and the tunnel insulating film 8 contains nitrogen atoms. 14 to 16 show the relationship between the distribution of nitrogen atoms contained in the tunnel insulating film 8 and the nitrogen concentration.
도 14의 (a) 내지 (i)는 부유 게이트 전극(70')의 근방에서 터널 절연막(8)내의 질소 농도가 피크를 나타낸다.14A to 14I show a peak in nitrogen concentration in the tunnel insulating film 8 in the vicinity of the floating gate electrode 70 '.
도 15의 (a) 내지 (i)는 제어 게이트 전극(9)의 근방에서 터널 절연막(8) 내의 질소 농도가 피크를 나타낸다.15A to 15I show a peak in nitrogen concentration in the tunnel insulating film 8 in the vicinity of the control gate electrode 9.
도 16의 (a) 내지 (i)는 부유 게이트 전극(70') 및 제어 게이트 전극(9)의 양근방에서 터널 절연막(8) 내의 질소 농도가 피크를 나타낸다.16A to 16I show a peak in nitrogen concentration in the tunnel insulating film 8 near both the floating gate electrode 70 'and the control gate electrode 9.
또한, 도 14 내지 도 16의 각 (a) 내지 (c)는 질소 농도가 비교적 높은 경우를 도시하고, (g) 내지 (i)는 질소 농도가 비교적 낮은 경우를 도시하고, (d) 내지 (f)는 질소 농도가 (a) 내지 (c)와 (g) 내지 (i)의 중간 경우를 도시한다. 도 14 내지 도 16의 (a), (d) 및 (g)는 질소 분포가 좁은 경우를 도시하고, (c), (f) 및 (i)는 질소 분포가 넓은 경우를 도시하며, (b), (e) 및 (h)는 질소 분포가 (a), (d) 및 (g)와 (c), (f) 및 (i)의 중간 경우를 도시한다.In addition, each (a)-(c) of FIGS. 14-16 shows the case where nitrogen concentration is comparatively high, (g)-(i) shows the case where nitrogen concentration is comparatively low, and (d)-( f) shows the case where the nitrogen concentration is intermediate between (a) to (c) and (g) to (i). (A), (d) and (g) of FIGS. 14 to 16 show a case where the nitrogen distribution is narrow, (c), (f) and (i) show a case where the nitrogen distribution is wide, (b) ), (e) and (h) show the case where the nitrogen distribution is intermediate between (a), (d) and (g) and (c), (f) and (i).
부유 게이트 전극(70')과 터널 절연막(8)의 경계 부분에 존재하는 구조 천이층에는 O-Si-O 결합을 갖고 있지 않은 댕글링 결합이 발생하기 쉽다. 그러나, 제 2 실시예에서는 구조 천이층에 대응하는 터널 절연막(8)의 일부 영역에 질소 원자가 함유되어 있기 때문에, 그 댕글링 결합의 미결합부가 3가의 질소 원자에 의해 종단된다. 이렇게 해서 댕글링 결합이 구조 천이층으로부터 없어진다.Dangling bonds that do not have O-Si-O bonds are likely to occur in the structure transition layer existing at the boundary between the floating gate electrode 70 'and the tunnel insulating film 8. However, in the second embodiment, since some atoms of the tunnel insulating film 8 corresponding to the structure transition layer contain nitrogen atoms, the unbonded portions of the dangling bonds are terminated by trivalent nitrogen atoms. In this way, the dangling bonds are removed from the structure transition layer.
따라서, 도 14 또는 도 16에 도시한 바와 같이 부유 게이트 전극(70')의 근방에서 터널 절연막(8) 내의 질소 농도가 피크를 나타낼 때, 구조 천이층의 댕글링 결합을 효과적으로 없앨 수 있다. 질소 농도는 이하와 같은 불이익이 회피되도록 알맞은 값으로 설정되는 것이 바람직하다. 질소 농도가 알맞은 값보다도 높은 경우에는 터널 절연막(8) 내의 응력이 증대하고, 알맞은 값보다도 낮은 경우에는 댕글링 결합의 미결합부의 완전한 종단이 곤란하게 된다.Therefore, as shown in Fig. 14 or 16, when the nitrogen concentration in the tunnel insulating film 8 shows a peak in the vicinity of the floating gate electrode 70 ', the dangling bonds of the structure transition layer can be effectively eliminated. The nitrogen concentration is preferably set to an appropriate value so that the following disadvantages are avoided. If the nitrogen concentration is higher than an appropriate value, the stress in the tunnel insulating film 8 increases, and if it is lower than an appropriate value, it is difficult to completely terminate the unbonded portion of the dangling bond.
도 15 또는 도 16에 도시한 바와 같이 제어 게이트 전극(9)의 근방에서 터널 절연막(8) 내의 질소 농도가 피크를 나타낼 때, 소거 동작시 전자 트랩의 발생을 효과적으로 억제할 수 있다. 또한, 질소 분포가 넓은 경우에 부유 게이트 전극(70')과 터널 절연막(8)의 계면 근방 영역 이외의 영역에서의 전자 트랩 발생이 억제된다. 따라서, 전자 트랩의 발생을 억제하기 위해 질소 분포가 넓거나 또는 제어 게이트 전극(9) 근방에서 질소 농도가 피크를 나타내는 것이 바람직하다.As shown in FIG. 15 or FIG. 16, when the nitrogen concentration in the tunnel insulating film 8 shows a peak in the vicinity of the control gate electrode 9, generation of an electron trap can be effectively suppressed during the erase operation. In addition, when the nitrogen distribution is wide, the generation of electron traps in a region other than the region near the interface between the floating gate electrode 70 'and the tunnel insulating film 8 is suppressed. Therefore, in order to suppress the generation of electron traps, it is preferable that the nitrogen distribution is wide or the nitrogen concentration shows a peak near the control gate electrode 9.
다음에, 제2 실시예의 메모리 셀의 제조 방법을 설명한다. 제2 실시예에서는 공정 4는 행해지지 않는다.Next, a manufacturing method of the memory cell of the second embodiment will be described. In the second embodiment, step 4 is not performed.
제1 실시예와 동일한 공정 1 내지 공정 3 및 공정 5가 종료한 후, 공정 6 전에 터널 절연막(8)에 질소 원자를 함유시키기 위해 질화 분위기(N2O, NO, NH3, 또는 이들의 혼합가스) 속에서 열처리가 행하여진다. 이 때, 터널 절연막(8)의 막 두께 및 열처리 조건을 조절함으로써 도 15 내지 도 16에 도시한 바와 같이 터널 절연막(8)에 함유되는 질소 원자의 원하는 분포 및 원하는 질소 농도를 얻을 수 있다. 그 후, 제1 실시예와 동일한 공정 6 내지 공정 11을 거쳐 제2 실시예의 스플릿 게이트형 메모리 셀(61)이 완성된다.Nitriding atmosphere (N 2 O, NO, NH 3 , or a mixture thereof) in order to contain nitrogen atoms in the tunnel insulating film 8 before the step 6 after the same steps 1 to 3 and 5 as in the first embodiment are completed. Heat treatment). At this time, by adjusting the film thickness and heat treatment conditions of the tunnel insulating film 8, as shown in Figs. 15 to 16, a desired distribution of nitrogen atoms contained in the tunnel insulating film 8 and a desired nitrogen concentration can be obtained. Thereafter, the split gate type memory cell 61 of the second embodiment is completed through the same steps 6 to 11 as the first embodiment.
제2 실시예에 따르면, 터널 절연막(8)이 질소 원자를 함유하고 있기 때문에 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 질화 분위기에서 열처리를 행해서 터널 절연막(8)에 질소 원자를 함유시키는 방법은 원하는 질소 원자의 분포 및 농도를 얻는 것을 용이하게 한다.According to the second embodiment, since the tunnel insulating film 8 contains nitrogen atoms, the same effects as in the first embodiment can be obtained. In addition, the method of performing heat treatment in a nitriding atmosphere to contain nitrogen atoms in the tunnel insulating film 8 facilitates obtaining a desired distribution and concentration of nitrogen atoms.
터널 절연막(8)에 질소 원자를 함유시키기 위해 이하 3개의 방법 : (a) 터널 절연막(8)을 질소 플라즈마에 노출시키고, (b) 터널 절연막(8)에 질소 이온을 주입하며, (c) 제어 게이트 전극(9)이 형성되어야 하는 도프된 폴리실리콘막(34) 내에 질소 원자를 함유시키고 그 도프된 폴리실리콘막(34) 내의 질소를 터널 절연막(8)내로 확산시키는 방법 중 어느 하나가 이용되어도 된다.In order to contain nitrogen atoms in the tunnel insulating film 8, the following three methods are used: (a) exposing the tunnel insulating film 8 to nitrogen plasma, (b) injecting nitrogen ions into the tunnel insulating film 8, and (c) Any method of containing nitrogen atoms in the doped polysilicon film 34 in which the control gate electrode 9 should be formed and diffusing nitrogen in the doped polysilicon film 34 into the tunnel insulating film 8 is used. You may be.
도 17은 제1 및 제2 실시예의 복수의 스플릿 게이트형 메모리 셀(41a, 41b, 61a, 61b) 중 어느 하나를 갖는 플래시 EEPROM(151)을 도시한 블럭도이다. 플래시 EEPROM(151)은 메모리 셀 어레이(152), 행 디코더(153), 열 디코더(154), 어드레스 핀(155), 어드레스 버퍼(156), 어드레스 래치(157), 데이타 핀(158), 입력 버퍼(159), 센스 앰프군(160), 출력 버퍼(161), 소스선 바이어스 회로(162) 및 제어 코어 회로(163)를 구비하고 있다.Fig. 17 is a block diagram showing a flash EEPROM 151 having any one of a plurality of split gate type memory cells 41a, 41b, 61a, 61b of the first and second embodiments. Flash EEPROM 151 includes memory cell array 152, row decoder 153, column decoder 154, address pin 155, address buffer 156, address latch 157, data pin 158, input. The buffer 159, the sense amplifier group 160, the output buffer 161, the source line bias circuit 162, and the control core circuit 163 are provided.
메모리 셀 어레이(152)는 매트릭스형으로 배치된 복수의 스플릿 게이트형 메모리 셀, 행 방향으로 배열된 각 메모리 셀의 제어 게이트(9)에 각각 공통적으로 접속된 복수의 워드선 WLa 내지 WLz, 열방향으로 배열된 각 메모리 셀의 드레인(4)에 각각 공통적으로 접속된 복수의 비트선 BLa 내지 BLz, 및 홀수행 및 짝수행의 각 메모리 셀의 공유 소스(3)에 접속된 소스선 RSLa 내지 RSLm을 갖고 있다. 각 소스선 RSLa 내지 RSLm은 공통 소스선 SL에 접속되어 있다. 각 워드선 WLa 내지 WLz는 행 디코더(153)에 접속되고, 각 비트선 BLa 내지 BLz는 열 디코더(154)에 접속되어 있다. 공통 소스선 SL은 소스선 바이어스 회로(162)에 접속되어 있다.The memory cell array 152 includes a plurality of split gate type memory cells arranged in a matrix, a plurality of word lines WLa to WLz commonly connected to the control gate 9 of each memory cell arranged in a row direction, and a column direction. A plurality of bit lines BLa to BLz commonly connected to the drain 4 of each of the memory cells arranged in a row, and source lines RSLa to RSLm connected to the shared source 3 of each of the odd and even rows of memory cells. Have Each source line RSLa to RSLm is connected to a common source line SL. Each word line WLa to WLz is connected to a row decoder 153, and each bit line BLa to BLz is connected to a column decoder 154. The common source line SL is connected to the source line bias circuit 162.
어드레스 핀(155)은 외부 장치(도시하지 않음)로부터 공급된 행 어드레스 및 열 어드레스를 받아들이고, 이들 어드레스를 어드레스 버퍼(156)로 공급한다. 어드레스 버퍼(156)는 그 행 어드레스 및 열 어드레스를 어드레스 래치(157)로 전송한다. 어드레스 래치(157)는 각 어드레스를 래치하고, 행 어드레스를 행 디코더(153)로 전송하며, 열 어드레스를 열 디코더(154)로 전송한다. 행 디코더(153)는 행 어드레스에 따라 1개의 워드선을 선택하고, 그 선택된 워드선에 인가되는 전압을 각 동작 모드에 따라 제어한다. 열 디코더(154)는 열 어드레스에 따라 1개의 비트선을 선택하고, 그 선택된 비트선에 인가되는 전압을 각 동작 모드에 따라 제어한다. 소스선 바이어스 회로(162)는 공통 소스선 SL을 통해 각 소스선 RSLa 내지 RSLm에 인가되는 전압을 각 동작 모드에 따라 제어한다.The address pin 155 accepts the row address and column address supplied from an external device (not shown) and supplies these addresses to the address buffer 156. The address buffer 156 transfers the row address and column address to the address latch 157. The address latch 157 latches each address, transmits a row address to the row decoder 153, and transmits a column address to the column decoder 154. The row decoder 153 selects one word line according to the row address, and controls the voltage applied to the selected word line according to each operation mode. The column decoder 154 selects one bit line according to the column address, and controls the voltage applied to the selected bit line according to each operation mode. The source line bias circuit 162 controls the voltage applied to each of the source lines RSLa to RSLm through the common source line SL according to each operation mode.
데이타 핀(158)은 외부 장치(도시하지 않음)로부터 공급된 데이타를 받아들이고, 이들 데이타를 입력 버퍼(159)로 공급한다. 입력 버퍼(159)는 데이타를 열 디코더(154)로 전송한다. 열 디코더(154)는 선택된 비트선 BLa 내지 BLz로 인가되는 전압을 그 데이타에 따라 제어한다.The data pin 158 accepts data supplied from an external device (not shown) and supplies these data to the input buffer 159. The input buffer 159 sends data to the column decoder 154. The column decoder 154 controls the voltage applied to the selected bit lines BLa to BLz according to the data.
임의의 메모리 셀로부터 판독된 데이타는 선택된 비트선으로부터 열 디코더(154)를 통해 센스 앰프군(160)으로 전송된다. 센스 앰프군(160)은 복수의 센스 앰프(도시 생략)를 포함한다. 열 디코더(154)는 선택된 비트선과 각 센스 앰프를 접속하도록 동작한다. 센스 앰프군(160)은 데이타를 판별하고, 이것을 출력 버퍼(161)로 공급한다. 출력 버퍼(161)는 데이타를 데이타 핀(158)으로 공급한다. 이렇게 해서 판독된 데이타가 데이타 핀(158)으로부터 외부 장치로 공급된다.Data read from any memory cell is transferred from the selected bit line through the column decoder 154 to the sense amplifier group 160. The sense amplifier group 160 includes a plurality of sense amplifiers (not shown). The column decoder 154 operates to connect the selected bit line with each sense amplifier. The sense amplifier group 160 determines the data and supplies it to the output buffer 161. Output buffer 161 supplies data to data pin 158. The data read in this way is supplied from the data pin 158 to the external device.
임의의 메모리 셀로부터 판독된 데이타는 비트선 BLa 내지 BLz으로부터 열 디코더(154)를 통해 센스 앰프군(160)으로 전송된다. 센스 앰프군(160)은 수개의 센스 앰프(도시 생략)로 구성되어 있다. 열 디코더(154)는 선택한 비트선 BLm과 각 센스 앰프를 접속한다. 후술하는 바와 같이, 센스 앰프군(160)에서 판별된 데이타는 출력 버퍼(161)로부터 데이타 핀(158)을 통해 외부로 출력된다. 제어 코어 회로(163)는 행 디코더(153), 열 디코더(154), 어드레스 핀(155), 어드레스 버퍼(156), 어드레스 래치(157), 데이타 핀(158), 입력 버퍼(159), 센스 앰프군(160), 출력 버퍼(161) 및 소스선 바이어스 회로(162)의 각 동작을 제어한다.Data read from any memory cell is transferred from the bit lines BLa through BLz to the sense amplifier group 160 through the column decoder 154. The sense amplifier group 160 is composed of several sense amplifiers (not shown). The column decoder 154 connects the selected bit line BLm and each sense amplifier. As described later, the data determined by the sense amplifier group 160 is output to the outside through the data pin 158 from the output buffer 161. The control core circuit 163 includes a row decoder 153, a column decoder 154, an address pin 155, an address buffer 156, an address latch 157, a data pin 158, an input buffer 159, and a sense. Each operation of the amplifier group 160, the output buffer 161, and the source line bias circuit 162 is controlled.
다음에, 플래시 EEPROM(151)의 각 동작 모드(소거 모드, 기록 모드, 판독 모드)에 대해 도 18을 참조하면서 설명한다.Next, each operation mode (erase mode, write mode, read mode) of the flash EEPROM 151 will be described with reference to FIG. 18.
(a) 소거 모드(a) erase mode
소거 모드에서 모든 소스선 RSLa 내지 RSLm 및 모든 비트선 BLa 내지 BLz에는 접지 레벨(OV)의 전압이 인가된다. 선택된 1개의 워드선 WLm에는 +14 내지 +15V가 인가되고, 그 이외의 비선택 워드선 WLa 내지 WLl, WLn 내지 WLz에는 접지 레벨의 전압이 인가된다. 그 때문에, 선택된 워드선 WLm에 접속되어 있는 모든 메모리 셀에 기억된 데이타는 제어 게이트(9)의 전위가 +14 내지 15V까지 상승되는 것에 의해 소거된다.In the erase mode, the voltage of the ground level OV is applied to all of the source lines RSLa to RSLm and all of the bit lines BLa to BLz. +14 to + 15V is applied to one selected word line WLm, and a ground level voltage is applied to the other unselected word lines WLa to WLl and WLn to WLz. Therefore, the data stored in all the memory cells connected to the selected word line WLm are erased by raising the potential of the control gate 9 to +14 to 15V.
즉, 제어 게이트(9)가 +14 내지 +15V, 소스 및 드레인이 OV인 경우에 제어 게이트(9)와 부유 게이트(70) 사이에 고전계가 생기고, 이들 사이에 파울러-노드하임 터널 전류[Fowler-Nordheim Tunnel Current(FN 터널 전류)]가 흐른다. 그 결과, 부유 게이트(70) 내의 전자가 제어 게이트(9) 측으로 방출되어 데이타가 소거된다. 이 때, 부유 게이트 전극(70)은 리프(70b)를 갖고 있기 때문에, 전자는 리프(70b)로부터 방출되어 제어 게이트 전극(9)으로 이동한다. 이 리프(70b)는 전자의 이동을 용이하게 하여 부유 게이트 전극 내의 전자가 효율적으로 방출할 수 있게 한다.That is, when the control gate 9 is +14 to + 15V and the source and drain are OV, a high electric field is generated between the control gate 9 and the floating gate 70, and a Fowler-nodeheim tunnel current between them. Nordheim Tunnel Current flows. As a result, electrons in the floating gate 70 are emitted to the control gate 9 side, and data is erased. At this time, since the floating gate electrode 70 has a leaf 70b, electrons are emitted from the leaf 70b and move to the control gate electrode 9. This leaf 70b facilitates the movement of electrons so that electrons in the floating gate electrode can be efficiently emitted.
상기 소거 동작은 소스(3) 및 기판(2)과 부유 게이트(70) 사이의 정전 용량이 제어 게이트(9)와 부유 게이트(70) 사이의 정전 용량보다도 압도적으로 큰 것에 기초한다. 복수의 워드선 WLa 내지 WLz의 동시 선택은 선택된 각 워드선에 접속된 모든 메모리 셀에 대한 소거 동작을 가능하게 한다. 이러한 소거 동작은 블럭 소거라고 불린다.The erase operation is based on the fact that the capacitance between the source 3 and the substrate 2 and the floating gate 70 is overwhelmingly larger than the capacitance between the control gate 9 and the floating gate 70. Simultaneous selection of the plurality of word lines WLa to WLz enables an erase operation for all memory cells connected to each selected word line. This erase operation is called block erase.
(b) 기록 모드(b) recording mode
기록 모드에서 선택된 비트선 BLm에는 접지 레벨의 전압이 인가되고, 그 이외의 비선택의 비트선 Bla 내지 BLl, BLn 내지 BLz에는 선택된 워드선 WLm에 인가되는 전압 이상의 전압(이 경우, +2V)이 인가된다. 선택된 메모리 셀의 제어 게이트(9)로 접속된 워드선 WLm에는 +2V가 인가되고, 그 이외의 비선택의 워드선 WLa 내지 WLl, WLn 내지 WLz에는 접지 레벨의 전압이 인가된다. 공통 소스선 RL에는 +12V가 인가된다. 그러면, 소스(3)와 부유 게이트(70) 사이의 용량 커플링에 의해 부유 게이트(70)의 전위가 상승되고 채널(5)과 부유 게이트(70) 사이에 고전계가 생긴다. 그리고, 채널(5) 내의 전자가 가속되어 열전자가 되어 부유 게이트(70)로 주입된다. 그 결과, 메모리 셀의 부유 게이트(70)에는 전하가 축적되고 1비트의 데이타가 기록되어 기억된다.In the write mode, a voltage of a ground level is applied to the selected bit line BLm, and a voltage equal to or higher than the voltage applied to the selected word line WLm (+ 2V in this case) is applied to the other unselected bit lines Bla to BLl and BLn to BLz. Is approved. + 2V is applied to the word line WLm connected to the control gate 9 of the selected memory cell, and a ground level voltage is applied to the other non-selected word lines WLa to WLl and WLn to WLz. + 12V is applied to the common source line RL. Then, the potential of the floating gate 70 is raised by the capacitive coupling between the source 3 and the floating gate 70, and a high electric field is generated between the channel 5 and the floating gate 70. The electrons in the channel 5 are accelerated to become hot electrons and injected into the floating gate 70. As a result, charges are stored in the floating gate 70 of the memory cell, and one bit of data is written and stored.
여기서 메모리 셀은 +0.5V의 임계치 전압 Vth를 가지며, 제어 게이트(9), 소스(3) 및 드레인(4)으로 이루어진 트랜지스터를 포함한다. 따라서, 드레인(4) 내의 전자는 P로부터 N으로의 반전 상태의 채널(5) 내로 이동하여 소스(3)로부터 드레인(4)을 향해서 셀 전류가 흐른다.The memory cell here has a threshold voltage Vth of + 0.5V and comprises a transistor consisting of a control gate 9, a source 3 and a drain 4. Therefore, electrons in the drain 4 move into the channel 5 in an inverted state from P to N, and a cell current flows from the source 3 toward the drain 4.
(c) 판독 모드(c) reading mode
판독 모드에서 선택된 워드선 WLm에는 +4V가 인가되고, 비선택의 워드선 WLa 내지 WLl, WLn 내지 WLz에는 접지 레벨의 전압이 인가된다. 선택된 비트선 BLm에는 +2V가 인가되고, 비선택의 비트선 BLa 내지 BLl, BLn 내지 BLz에는 접지 레벨의 전압이 인가된다. 그러면, 소거 상태의 메모리 셀에서 드레인(4)으로부터 소스(3)를 향해서 흐르는 셀 전류는 기록 상태의 메모리 셀보다도 커진다. 그 이유는 소거 상태에 있는 메모리 셀에서 부유 게이트(70) 바로 아래의 채널(5)은 온 상태이고, 기록 상태에 있는 메모리 셀에서 부유 게이트(70) 바로 아래의 채널(5)은 오프상태이기 때문이다.In the read mode, + 4V is applied to the selected word line WLm, and a ground level voltage is applied to the unselected word lines WLa through WLl and WLn through WLz. + 2V is applied to the selected bit line BLm, and a ground level voltage is applied to unselected bit lines BLa to BLl and BLn to BLz. Then, the cell current flowing from the drain 4 to the source 3 in the erased memory cell becomes larger than the memory cell in the write state. The reason is that the channel 5 directly below the floating gate 70 is on in the memory cell in the erase state, and the channel 5 directly below the floating gate 70 is in the off state in the memory cell in the write state. Because.
상세하게는 소거 상태에 있는 메모리 셀에서 부유 게이트(70)는 전자가 방출됨으로써 플러스로 대전하고 있기 때문에 채널(5)은 온된다. 기록 상태에 있는 메모리 셀에서 부유 게이트(70)는 전자가 주입됨으로써 마이너스로 대전하고 있기 때문에 채널(5)은 오프된다. 센스 앰프군(160) 내의 각 센스 앰프는 관련된 메모리 셀 사이의 셀 전류의 대소를 판별함으로써 소거 데이타 「1」, 기록 데이타 「0」이 판독된다. 이렇게 해서 각 메모리 셀에 소거 상태를 도시한 데이타값 「1」과, 기록 상태를 도시한 데이타값 「0」의 2치 데이타의 기억이 가능해진다.Specifically, the channel 5 is turned on because the floating gate 70 is positively charged by the emission of electrons in the memory cell in the erased state. In the memory cell in the write state, the floating gate 70 is negatively charged by the injection of electrons, so the channel 5 is turned off. Each sense amplifier in the sense amplifier group 160 reads erase data " 1 " and write data " 0 " by determining the magnitude of the cell current between the associated memory cells. In this way, the binary data of the data value "1" showing the erase state and the data value "0" showing the write state can be stored in each memory cell.
(d) 스탠바이 모드(d) standby mode
스탠바이 모드에서 공통 소스선 SL, 모든 워드선 WLa 내지 WIz, 모든 비트선 BLa 내지 BLz에는 접지 레벨의 전압이 인가된다. 따라서, 스탠바이 모드에서는 모든 메모리 셀에 대해 소거 동작, 기록 동작 및 판독 동작은 행해지지 않는다.In the standby mode, a ground level voltage is applied to the common source line SL, all word lines WLa to WIz, and all bit lines BLa to BLz. Therefore, in the standby mode, the erase operation, the write operation and the read operation are not performed for all the memory cells.
상기 스플릿 게이트형 메모리 셀은 선택 트랜지스터(11)를 갖고 있기 때문에, 온해야 할지 그렇지 않으면 오프해야 할지를 스스로가 선택할 수 있다. 따라서, 데이타 소거 모드에서 부유 게이트 전극으로부터 전하가 지나치게 방출된 경우에도 선택 트랜지스터(11)가 오프함으로써 메모리 셀은 비도통을 선택할 수 있다.Since the split gate type memory cell has a selection transistor 11, it is possible to select whether to turn it on or off. Therefore, even when charge is excessively discharged from the floating gate electrode in the data erase mode, the memory cell can select non-conduction by turning off the selection transistor 11.
제1 실시예가 소스 영역(3)이 드레인 영역으로, 드레인 영역(4)이 소스 영역으로 대체된 스플릿 게이트형 메모리 셀(41)에 적용되어도 된다. 도 19A는 이와 같은 타입의 복수의 스플릿 게이트형 메모리 셀을 갖는 메모리 셀 어레이의 일부를 도시한 개략적인 단면도이다. 도 19B는 그 메모리 셀 어레이의 일부를 도시한 개략적인 평면도이다. 도 19A는 도 19B에서의 19A-19A선의 단면도이다.The first embodiment may be applied to the split gate type memory cell 41 in which the source region 3 is a drain region and the drain region 4 is replaced with a source region. Fig. 19A is a schematic cross sectional view showing a portion of a memory cell array having a plurality of split gate type memory cells of this type. 19B is a schematic plan view of a portion of the memory cell array. 19A is a cross-sectional view taken along the line 19A-19A in FIG. 19B.
제2 실시예에서 소스 영역(3)이 드레인 영역으로, 드레인 영역(4)이 소스 영역으로 대체된 스플릿 게이트형 메모리 셀(61)에 적용되어도 된다. 도 20A는 이와 같은 타입의 복수의 스플릿 게이트형 메모리 셀을 갖는 메모리 셀 어레이의 일부를 도시한 개략적인 단면도이다. 도 20B는 그 메모리 셀 어레이의 일부를 도시한 개략적인 평면도이다. 도 20A는 도 20B에서의 20A-20A 선의 단면도이다.In the second embodiment, the source region 3 may be a drain region, and the drain region 4 may be applied to the split gate type memory cell 61 replaced with the source region. 20A is a schematic cross-sectional view of a portion of a memory cell array having a plurality of split gate type memory cells of this type. 20B is a schematic plan view showing a portion of the memory cell array. 20A is a cross-sectional view of the line 20A-20A in FIG. 20B.
도 21은 도 19 및 도 20중 어느 하나의 메모리 셀 어레이(152)를 이용한 플래시 EEPROM(171)을 도시한 블럭도이다. 도 22는 각 동작 모드에서의 전압 제어를 설명하기 위한 도면이다.FIG. 21 is a block diagram illustrating a flash EEPROM 171 using the memory cell array 152 of any one of FIGS. 19 and 20. 22 is a diagram for explaining voltage control in each operation mode.
이 플래시 EEPROM(171)은 공통 소스선 SL이 접지와 접속되어 있다는 점에서 플래시 EEPROM(151)과 다르다. 어느 한 동작 모드에서도 공통 소스선 SL을 통해 각 소스선 RSLa 내지 RSLm으로 접지 레벨의 전압이 인가된다. 또한, 기록 모드에서 선택된 비트선 BLm에는 +12V가 공급되고, 비선택의 비트선 BLa 내지 BLl, BLn 내지 BLz에는 접지 레벨의 전압이 인가된다.This flash EEPROM 171 differs from the flash EEPROM 151 in that the common source line SL is connected to ground. In either operation mode, a ground level voltage is applied to each source line RSLa through RSLm through the common source line SL. Further, +12 V is supplied to the bit line BLm selected in the write mode, and a ground level voltage is applied to the unselected bit lines BLa to BLl and BLn to BLz.
본 발명이 특정 실시예를 참고로 설명되었지만, 이 설명은 제한을 목적으로 하는 것은 아니므로 본 발명의 설명을 참고로 상술한 실시예의 여러 변형이 가능하다는 것을 이 분야의 기술자들은 이해할 것이다. 따라서, 후술되는 특허청구의 범위는 임의 변형 및 예시를 포함하며 본 발명의 정신을 이탈하지 않는다.Although the present invention has been described with reference to specific embodiments, those skilled in the art will understand that various modifications of the embodiments described above with reference to the description of the present invention are possible because this description is not for the purpose of limitation. Accordingly, the claims set forth below include arbitrary modifications and examples and do not depart from the spirit of the invention.
도 1은 종래 예의 스플릿 게이트형 메모리 셀을 도시한 개략적인 단면도.1 is a schematic cross-sectional view showing a split gate type memory cell of a conventional example.
도 2A는 종래 예의 복수의 스플릿 게이트형 메모리 셀을 갖는 메모리 셀 어레이의 일부를 도시한 개략적인 단면도이고, 도 2B는 그 메모리 셀 어레이의 일부를 도시한 개략적인 평면도.FIG. 2A is a schematic cross-sectional view showing a portion of a memory cell array having a plurality of split gate type memory cells of a conventional example, and FIG. 2B is a schematic plan view showing a portion of the memory cell array.
도 3A는 다른 종래 예의 복수의 스플릿 게이트형 메모리 셀을 갖는 메모리 셀 어레이의 일부를 도시한 개략적인 단면도이고, 도 3B는 그 메모리 셀 어레이의 일부를 도시한 개략적인 평면도.3A is a schematic cross-sectional view showing a portion of a memory cell array having a plurality of split gate type memory cells of another conventional example, and FIG. 3B is a schematic plan view showing a portion of the memory cell array.
도 4A 내지 도 4G는 종래 예의 메모리 셀 어레이의 제조 공정을 도시한 개략단면도.4A to 4G are schematic cross-sectional views showing a manufacturing process of a memory cell array in a conventional example.
도 5는 터널 절연막의 형성 공정에서 형성되는 불완전한 실리콘 산화막을 설명하기 위한 개략 단면도.Fig. 5 is a schematic cross-sectional view for explaining an incomplete silicon oxide film formed in the process of forming a tunnel insulating film.
도 6은 불완전한 실리콘 산화막을 갖는 메모리 셀을 도시한 개략적인 단면도.6 is a schematic cross-sectional view showing a memory cell having an incomplete silicon oxide film.
도 7은 메모리 셀의 데이타 재기록 횟수와 판독 모드에서 메모리 셀로 흐르는 전류의 관계를 도시한 그래프.Fig. 7 is a graph showing the relationship between the number of data rewrites of a memory cell and the current flowing to the memory cell in read mode.
도 8은 터널 절연막의 형성 공정에서 부유 게이트 전극의 하부 엣지에 형성되는 버즈비크(bird's beak)를 설명하기 위한 개략 단면도.FIG. 8 is a schematic cross-sectional view illustrating a bird's beak formed at the lower edge of the floating gate electrode in the tunnel insulating film forming process; FIG.
도 9는 제어 게이트에 돌기가 형성된 메모리 셀을 도시한 개략적인 단면도.9 is a schematic cross-sectional view showing a memory cell having protrusions formed on a control gate.
도 10은 본 발명에 따른 제1 실시예의 스플릿 게이트형 메모리 셀을 도시한 개략적인 단면도.Fig. 10 is a schematic cross sectional view showing a split gate type memory cell of the first embodiment according to the present invention;
도 11A는 제1 실시예의 복수의 스플릿 게이트형 메모리 셀을 갖는 메모리 셀 어레이의 일부를 도시한 개략적인 단면도이고, 도 11B는 그 메모리 셀 어레이의 일부를 도시한 개략적인 평면도.Fig. 11A is a schematic cross sectional view showing a portion of a memory cell array having a plurality of split gate type memory cells in the first embodiment, and Fig. 11B is a schematic plan view showing a portion of the memory cell array.
도 12A 내지 도 12J는 제1 실시예의 메모리 셀 어레이의 제조 공정을 도시한 개략 단면도.12A to 12J are schematic sectional views showing the manufacturing process of the memory cell array of the first embodiment.
도 13A는 본 발명에 따른 제2 실시예의 복수의 스플릿 게이트형 메모리 셀을 갖는 메모리 셀 어레이의 일부를 도시한 개략적인 단면도이고, 도 13B는 그 메모리 셀 어레이의 일부를 도시한 개략적인 평면도.Fig. 13A is a schematic cross sectional view showing a portion of a memory cell array having a plurality of split gate type memory cells in a second embodiment according to the present invention, and Fig. 13B is a schematic plan view showing a portion of the memory cell array.
도 14는 제1 예에서의 터널 절연막 중의 질소 농도와 질소 분포의 관계를 도시한 도면.Fig. 14 is a diagram showing a relationship between nitrogen concentration and nitrogen distribution in the tunnel insulating film in the first example.
도 15는 제2 예에서의 터널 절연막 중의 질소 농도와 질소 분포의 관계를 도시한 도면.Fig. 15 is a diagram showing a relationship between nitrogen concentration and nitrogen distribution in the tunnel insulating film in the second example.
도 16은 제3 예에서의 터널 절연막 중의 질소 농도와 질소 분포의 관계를 도시한 도면.Fig. 16 is a diagram showing a relationship between nitrogen concentration and nitrogen distribution in the tunnel insulating film in the third example.
도 17은 제1 및 제2 실시예 중 어느 하나의 메모리 셀 어레이를 사용한 플래시 EEPROM을 도시한 블럭 회로도.Fig. 17 is a block circuit diagram showing a flash EEPROM using the memory cell array in any of the first and second embodiments.
도 18은 도 17의 플래시 EEPROM의 각 동작 모드에서의 전압 제어를 설명하기 위한 도면.FIG. 18 is a diagram for explaining voltage control in each operation mode of the flash EEPROM of FIG. 17; FIG.
도 19A는 소스가 드레인으로, 드레인이 소스로 대체된 제1 실시예의 복수의 스플릿 게이트형 메모리 셀을 갖는 메모리 셀 어레이의 일부를 도시한 개략적인 단면도이고, 도 19B는 그 메모리 셀 어레이의 일부를 도시한 개략적인 평면도.FIG. 19A is a schematic cross-sectional view showing a portion of a memory cell array having a plurality of split gate type memory cells of the first embodiment in which a source is a drain and a drain is replaced with a source, and FIG. 19B is a portion of the memory cell array. Schematic top view shown.
도 20A는 소스가 드레인으로, 드레인이 소스로 대체된 제2 실시예의 복수의 스플릿 게이트형 메모리 셀을 갖는 메모리 셀 어레이의 일부를 도시한 개략적인 단면도이고, 도 20B는 그 메모리 셀 어레이의 일부를 도시한 개략적인 평면도.20A is a schematic cross-sectional view showing a portion of a memory cell array having a plurality of split gate type memory cells of a second embodiment in which a source is a drain and a drain is replaced with a source, and FIG. 20B is a portion of the memory cell array. Schematic top view shown.
도 21은 도 19 또는 도 20 중 어느 하나의 메모리 셀 어레이를 사용한 플래시 EEPROM을 도시한 블럭 회로도.FIG. 21 is a block circuit diagram illustrating a flash EEPROM using the memory cell array of any one of FIG. 19 or 20.
도 22는 도 21의 플래시 EEPROM의 각 동작 모드에서의 전압 제어를 설명하기 위한 도면.22 is a diagram for explaining voltage control in each operation mode of the flash EEPROM of FIG. 21;
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
153 : 행 디코더153: row decoder
154 : 열 디코더154: column decoder
155 : 어드레스 핀155: address pin
156 : 어드레스 버퍼156: address buffer
157 : 어드레스 래치157: address latch
158 : 데이타 핀158: data pin
159 : 입력 버퍼159: input buffer
160 : 센스 앰프군160: sense amplifier group
161 : 출력 버퍼161: output buffer
162 : 소스선 바이어스 회로162: source line bias circuit
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