KR100451757B1 - Contact hole formation method of semiconductor device - Google Patents
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Abstract
본 발명은 콘택 형성시 고밀도 플라즈마 소스(Plasma Source)를 사용하여 고선택비 및 고에스펙트 비 그리고 우수한 프로파일을 얻도록 한 반도체 소자의 콘택홀 형성방법에 관한 것으로서, 반도체 기판의 일정영역에 게이트 절연막이 개재된 게이트 전극을 형성하는 단계와, 상기 게이트 전극상에 캡 절연막을 형성하는 단계와, 상기 캡 절연막 및 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 및 절연막 측벽 양측의 반도체 기판 표면에 선택적으로 금속 살리사이드막을 형성하는 단계와, 상기 금속 살리사이드막을 포함한 반도체 기판의 전면에 고온의 온도와 장시간의 열처리 공정을 실시하여 절연막을 형성하는 단계와, 그리고 상기 게이트 전극 및 반도체 기판의 표면이 소정부분 노출되도록 CHxFy, O2, Ar의 혼합 가스를 혼합한 플라즈마 가스로 상기 절연막 및 캡 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device in which a high density ratio, a high aspect ratio, and an excellent profile are obtained using a high density plasma source when forming a contact. Forming the interposed gate electrode; forming a cap insulating film on the gate electrode; forming insulating film sidewalls on both sides of the cap insulating film and the gate electrode; and semiconductors on both sides of the gate electrode and the insulating film sidewall. Selectively forming a metal salicide film on the surface of the substrate, forming an insulating film by subjecting the entire surface of the semiconductor substrate including the metal salicide film to a high temperature and a long heat treatment process, and forming the gate electrode and the semiconductor substrate. such that the surface is exposed predetermined portion CHxFy, O 2, a mixed gas of Ar horn With a plasma gas is characterized in that the formation, including the step of forming the contact hole by selectively removing the insulating film and the cap film.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 반도체 소자의 콘택홀 형성방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a manufacturing process of a semiconductor device, and more particularly, to a method for forming a contact hole in a semiconductor device.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 콘택홀 형성방법을 설명하면 다음과 같다.Hereinafter, a method for forming a contact hole in a semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1a 내지 도 1c는 종래 기술의 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도이다.1A to 1C are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device of the related art.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 절연막(12)과 게이트 전극용 폴리 실리콘(13) 및 캡 절연막용 질화막(14)을 차례로 증착한다.As shown in FIG. 1A, a gate insulating film 12, a polysilicon 13 for a gate electrode 13, and a nitride film 14 for a cap insulating film 14 are sequentially deposited on the semiconductor substrate 11.
이어, 상기 질화막(14)상에 제 1 포토레지스트(15)를 도포한 후, 노광 및 현상공정을 실시하여 상기 제 1 포토레지스트(15)를 패터닝하여 게이트가 형성될 영역을 정의한다.Subsequently, after the first photoresist 15 is coated on the nitride layer 14, an exposure and development process is performed to pattern the first photoresist 15 to define a region in which a gate is to be formed.
도 1b에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(15)를 마스크로 이용하여 상기 질화막(14) 및 폴리 실리콘(13) 그리고 게이트 절연막(12)을 선택적으로 제거하여 캡 절연막(14a)과 게이트 전극(13a)을 각각 형성한다.As shown in FIG. 1B, the nitride insulating layer 14, the polysilicon 13, and the gate insulating layer 12 are selectively removed by using the patterned first photoresist 15 as a mask to form a cap insulating layer 14a. And gate electrode 13a are formed, respectively.
여기서 상기 제 1 포토레지스트(15)를 마스크로 이용하여 상기 질화막(14)을 먼저 선택적으로 제거하여 캡 절연막(14a)을 형성한 후에 마스크로 이용된 제 1 포토레지스트(15)를 제거하고, 상기 캡 절연막(14a)을 마스크로 이용하여 상기 폴리 실리콘(13)과 게이트 절연막(12)을 선택적으로 제거하여 게이트 전극(13a)을 형성할 수도 있다.Here, the nitride film 14 is selectively removed by using the first photoresist 15 as a mask to form a cap insulating film 14a, and then the first photoresist 15 used as a mask is removed. The gate electrode 13a may be formed by selectively removing the polysilicon 13 and the gate insulating layer 12 using the cap insulating layer 14a as a mask.
그리고 상기 게이트 전극(13a)을 포함한 반도체 기판(11)의 전면에 절연막 증착한 후, 전면에 에치백 공정을 실시하여 상기 캡 절연막(14a)과 게이트 전극(13a)의 양측면에 절연막 측벽(16)을 형성한다.After the insulating film is deposited on the entire surface of the semiconductor substrate 11 including the gate electrode 13a, an etch back process is performed on the entire surface to form insulating film sidewalls 16 on both sides of the cap insulating film 14a and the gate electrode 13a. To form.
도 1c에 도시한 바와 같이, 상기 게이트 전극(13a)을 포함한 반도체기판(11)의 전면에 ILD(Inter Layer Directic)막(17)을 형성하고, 상기 ILD막(17)상에 제 2 포토레지스트(18)를 도포한 후, 노광 및 현상공정을 실시하여 제 2 포토레지스트(18)를 패터닝하여 콘택영역을 정의한다.As shown in FIG. 1C, an ILD (Inter Layer Directic) film 17 is formed on the entire surface of the semiconductor substrate 11 including the gate electrode 13a, and a second photoresist is formed on the ILD film 17. After applying (18), the exposure and development processes are performed to pattern the second photoresist 18 to define a contact region.
이어, 상기 패터닝된 제 2 포토레지스트(18)를 마스크로 이용하여 상기 반도체 기판(11)과 게이트 전극(13a)의 표면이 소정부분 노출되도록 상기 ILD막(17)과 캡 절연막(14a)을 선택적으로 제거하여 콘택홀(19)을 형성한다.Subsequently, the ILD film 17 and the cap insulating film 14a are selectively selected so that the surfaces of the semiconductor substrate 11 and the gate electrode 13a are partially exposed using the patterned second photoresist 18 as a mask. To form a contact hole 19.
여기서 상기 콘택홀(19)을 형성할 때는 RIE, 플라즈마 장치에서 CF4와 CHF3의 유량비를 이용하여 선택비를 조절하여 형성한다.When the contact hole 19 is formed, the selectivity is adjusted by using a flow rate ratio of CF 4 and CHF 3 in a RIE and a plasma apparatus.
그러나 상기와 같은 반도체 소자의 콘택홀 형성방법에 있어서 다음과 같은 문제점이 있었다.However, there are the following problems in the method of forming a contact hole of a semiconductor device as described above.
첫째, CF4와 CHF3의 유량비를 이용하여 선택비를 조절하는데 있어 선택비 값에 한계가 있기 때문에 기판의 손실을 300Å이하로 조정하기가 어렵다.First, it is difficult to control the loss of the substrate below 300 kW because the selectivity ratio is limited in controlling the selectivity using the flow rate ratio of CF 4 and CHF 3 .
둘째, 마이크로로딩 효과(Microloading Effect)가 크기 때문에 고집적 소장에서 요구되어지는 미세한 콘택홀을 형성하기가 어렵다.Second, because of the large microloading effect, it is difficult to form a fine contact hole required in a high density small intestine.
셋째, 콘택 형성시 에스펙트 비(Aspect Ratio)가 7:1이상인 경우에 적용이 어렵다.Third, it is difficult to apply when the aspect ratio of contact formation is 7: 1 or more.
넷째, 고집적 소자에 적용하는 콘택홀 사이즈가 급격하게 감소함에 따라 절연막과 포토레지스트간의 고선택비가 요구되나 현실적으로 선택비가 4:1이상이 되기가 힘들어 콘택홀의 프로파일이 나쁘다.Fourth, as the contact hole size applied to the highly integrated device is drastically reduced, a high selectivity ratio between the insulating film and the photoresist is required, but in reality, the selectivity of the contact hole is difficult to be more than 4: 1, so the contact hole profile is bad.
다섯째, 질화막을 절연막으로 사용된 경우 콘택 형성시 식각속도가 느리거나 전혀 식각이 되지 않아 질화막이 두껍게 증착된 경우 콘택 형성이 어렵다.Fifth, when the nitride film is used as an insulating film, it is difficult to form a contact when the nitride film is thick because the etching rate is slow or no etching occurs at the time of forming the contact.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 콘택 형성시 고밀도 플라즈마 소스(Plasma Source)를 사용하여 고선택비 및 고에스펙트 비 그리고 우수한 프로파일을 얻도록 한 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems. The purpose is to provide.
도 1a 내지 도 1c는 종래 기술의 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도1A to 1C are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device of the related art.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도2A through 2E are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21 : 반도체 기판 22 : 게이트 절연막21 semiconductor substrate 22 gate insulating film
23a : 게이트 전극 24a : 캡 절연막23a: gate electrode 24a: cap insulating film
25 : 제 1 포토레지스트 26 : 절연막 측벽25 first photoresist 26 insulating film sidewall
27 : 코발트 살리사이드막 28 : ILD막27: cobalt salicide film 28: ILD film
29 : 제 2 포토레지스트 30 : 콘택홀29: second photoresist 30: contact hole
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 콘택홀 형성방법은 반도체 기판의 일정영역에 게이트 절연막이 개재된 게이트 전극을 형성하는 단계와, 상기 게이트 전극상에 캡 절연막을 형성하는 단계와, 상기 캡 절연막 및 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 및 절연막 측벽 양측의 반도체 기판 표면에 선택적으로 금속 살리사이드막을 형성하는 단계와, 상기 금속 살리사이드막을 포함한 반도체 기판의 전면에 고온의 온도와 장시간의 열처리 공정을 실시하여 절연막을 형성하는 단계와, 그리고 상기 게이트 전극 및 반도체 기판의 표면이 소정부분 노출되도록 CHxFy, O2, Ar의 혼합 가스를 혼합한 플라즈마 가스로 상기 절연막 및 캡 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a contact hole in a semiconductor device, the method including: forming a gate electrode having a gate insulating film interposed in a predetermined region of a semiconductor substrate; Forming an insulating film sidewall on both sides of the cap insulating film and the gate electrode, selectively forming a metal salicide film on a surface of the semiconductor substrate on both sides of the gate electrode and the insulating film sidewall, and a semiconductor substrate including the metal salicide film. and a step of performing heat treatment of the hot temperature and a long time, an insulating film is formed on the entire surface of, and into the gate electrode and the plasma gas, the surface of the semiconductor substrate by mixing a mixed gas of CHxFy, O 2, Ar so as to expose a predetermined portion Selectively removing the insulating film and the cap insulating film to form a contact hole Characterized in that the formed box.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 콘택홀 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a contact hole in a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 콘택홀 형성방법을 나타낸 공정단면도이다.2A to 2E are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to the present invention.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 게이트 절연막(22)과 게이트 전극용 폴리 실리콘(23)을 차례로 증착하고, 상기 폴리 실리콘(23)상에 캡 절연막용 질화막(24)을 증착한다.As shown in FIG. 2A, the gate insulating film 22 and the polysilicon 23 for the gate electrode are sequentially deposited on the semiconductor substrate 21, and the nitride insulating film 24 for the cap insulating film 24 is deposited on the polysilicon 23. Deposit.
이어, 상기 질화막(24)상에 제 1 포토레지스트(25)를 도포한 후, 노광 및 현상공정을 실시하여 상기 제 1 포토레지스트(25)를 패터닝하여 게이트가 형성될 영역을 정의한다.Subsequently, after the first photoresist 25 is coated on the nitride film 24, an exposure and development process is performed to pattern the first photoresist 25 to define a region where a gate is to be formed.
도 2b에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(35)를 마스크로 이용하여 상기 질화막(24)과 폴리 실리콘(23) 그리고 게이트 절연막(22)을 선택적으로 제거하여 캡 절연막(24a)과 게이트 전극(23a)을 각각 형성한다.As shown in FIG. 2B, the nitride insulating film 24, the polysilicon 23, and the gate insulating film 22 are selectively removed using the patterned first photoresist 35 as a mask to form a cap insulating film 24a. And gate electrode 23a are formed, respectively.
여기서 상기 제 1 포토레지스트(25)를 마스크로 이용하여 상기 질화막(24)을 먼저 선택적으로 제거하여 캡 절연막(24a)을 형성한 후에 마스크로 이용된 제 1 포토레지스트(25)를 제거하고, 상기 캡 절연막(24a)을 마스크로 이용하여 상기 폴리 실리콘(23)과 게이트 절연막(22)을 선택적으로 제거하여 게이트 전극(23a)을 형성할 수도 있다.Here, the nitride film 24 is selectively removed using the first photoresist 25 as a mask to form a cap insulating film 24a, and then the first photoresist 25 used as a mask is removed. The gate electrode 23a may be formed by selectively removing the polysilicon 23 and the gate insulating layer 22 using the cap insulating layer 24a as a mask.
도 2c에 도시한 바와 같이, 상기 게이트 전극(23a)을 포함한 반도체 기판(21)의 전면에 절연막을 증착한 후, 전면에 에치백 공정을 실시하여 상기 캡 절연막(24a)과 게이트 전극(23a)의 양측면에 절연막 측벽(26)을 형성한다.As shown in FIG. 2C, an insulating film is deposited on the entire surface of the semiconductor substrate 21 including the gate electrode 23a, and then an etch back process is performed on the entire surface to form the cap insulating film 24a and the gate electrode 23a. The insulating film sidewalls 26 are formed on both sides of the film.
도 2d에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 코발트를 증착하고, 고온에서 열처리 공정을 실시하여 상기 노출된 반도체 기판(21)의 표면에 코발트 살리사이드막(27)을 형성한다.As illustrated in FIG. 2D, cobalt is deposited on the entire surface of the semiconductor substrate 21, and a cobalt salicide layer 27 is formed on the exposed surface of the semiconductor substrate 21 by performing a heat treatment at a high temperature. .
여기서 상기 코발트 살리사이드막(27)은 500~800℃ 이상의 온도에서 열처리한 최종 형성 두께는 200~400Å이다.Here, the cobalt salicide film 27 has a final thickness of 200 to 400 kPa obtained by heat treatment at a temperature of 500 to 800 ° C. or higher.
한편, 도면에는 도시하지 않았지만 상기 코발트 살리사이드막(27)이 형성되지 않는 반도체 기판(21)의 표면에 절연막을 형성함으써 블록킹 역할을 하도록 한다.Although not shown in the drawing, an insulating film is formed on the surface of the semiconductor substrate 21 on which the cobalt salicide layer 27 is not formed to serve as a blocking role.
그리고 상기 반도체 기판(21)과 반응하지 않은 코발트를 습식식각으로 제거한다.In addition, cobalt not reacted with the semiconductor substrate 21 is removed by wet etching.
도 2e에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 ILD막(28)을 형성한다.As shown in FIG. 2E, an ILD film 28 is formed on the entire surface of the semiconductor substrate 21.
여기서 상기 ILD막(28)은 고온의 온도(예를 들면 600~950℃)와 장시간(예를 들면 45~100분)으로 열처리를 진행하여 형성하며, 이때 ILD막(28)과 코발트 살리사이드막(27)간의 반응을 통하여 코발트 살리사이드 특성이 변화되는 특성을 이용하여 이후 공정을 진행한다.The ILD film 28 is formed by performing a heat treatment at a high temperature (for example, 600 to 950 ° C.) and for a long time (for example, 45 to 100 minutes), wherein the ILD film 28 and the cobalt salicide film are formed. The process is subsequently performed using the property of changing cobalt salicide properties through the reaction between (27).
즉, 반도체 기판(21)의 표면에 형성된 코발트 살리사이드막(27)이 상기 ILD막(28) 증착시 과도한 열처리와 ILD막(28) 및 코발트 살리사이드막(27)간의 반응을 통하여 물질의 특성이 변화되어 콘택 형성시 고선택비를 확보할 수 있다.That is, the cobalt salicide layer 27 formed on the surface of the semiconductor substrate 21 is characterized by the material property by excessive heat treatment during the deposition of the ILD layer 28 and the reaction between the ILD layer 28 and the cobalt salicide layer 27. This change can ensure a high selectivity at the time of contact formation.
이어, 상기 ILD막(28)상에 제 2 포토레지스트(29)를 도포한 후, 노광 및 현상공정을 실시하여 제 2 포토레지스트(29)를 패터닝하여 콘택영역을 정의한다.Subsequently, after the second photoresist 29 is coated on the ILD film 28, an exposure and development process is performed to pattern the second photoresist 29 to define a contact region.
그리고 상기 패터닝된 제 2 포토레지스트(29)를 마스크로 이용하여 상기 반도체 기판(21)과 게이트 전극(23a)의 표면에 소정부분 노출되도록 상기 ILD막(28)과 캡 절연막(24a)을 선택적으로 제거하여 콘택홀(30)을 형성한다.The ILD film 28 and the cap insulating film 24a may be selectively exposed to the surface of the semiconductor substrate 21 and the gate electrode 23a by using the patterned second photoresist 29 as a mask. To form a contact hole 30.
여기서 상기 콘택홀(30)을 형성할 때 플라즈마 장치에서 소스 RF 파워의 범위는 1000~2500W이고, 바이어스 RF 파워의 범위는 500~1000W이다.Here, when forming the contact hole 30, the range of the source RF power in the plasma apparatus is 1000 ~ 2500W, the range of the bias RF power is 500 ~ 1000W.
또한, 식각 반응시 사용하는 기체로는 CHxFy, O2, Ar의 혼합 가스(예를 들어 CHF3, O2, Ar의 혼합 가스)를 사용하고, 각 가스의 유량은 CHF3의 경우 10~100sccm, Ar은 300~600sccm, O2는 5~10sccm의 범위를 사용한다.In addition, as a gas used in the etching reaction, a mixed gas of CHxFy, O 2 , Ar (for example, a mixed gas of CHF 3 , O 2 , Ar) is used, and the flow rate of each gas is 10 to 100 sccm for CHF 3 . Ar is used in the range of 300 to 600 sccm, and O 2 is in the range of 5 to 10 sccm.
이때 상기 CHF3/O2의 가스비는 5~10의 값을 적용한다.At this time, the gas ratio of CHF 3 / O 2 is applied to a value of 5 ~ 10.
한편, 상기 CHxFy는 플라즈마 내에서 주요 식각 소스 가스로써 가스 플로우의 증가로 식각 가공성을 증가시킬 수 있고, O2는 플라즈마 내에서 CHxFy를 보조하는 식각 소스 가스로써 가스 플로우의 증가로 식각 가공성 및 프로파일 조정이 가능하며, Ar은 플라즈마 내에서 전체 가스를 잘 희석하여 안정한 플라즈마를 생성하도록 하는 기능을 각각 수행한다.On the other hand, the CHxFy can increase the etching processability by increasing the gas flow as the main etching source gas in the plasma, O 2 is the etching source gas to assist the CHxFy in the plasma to increase the etching processability and profile adjustment This is possible, and Ar each performs a function of diluting the entire gas in the plasma to produce a stable plasma.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 콘택홀 형성방법에 있어서 다음과 같은 효과가 있다.As described above, the contact hole forming method of the semiconductor device according to the present invention has the following effects.
첫째, 살리사이드가 형성된 기판상에 고온의 온도와 장시간에 걸친 열처리 공정을 진행하여 절연막을 형성함으로써 살리사이드의 고선택비를 확보할 수 있기 때문에 기판의 손실을 방지할 수 있다.First, the high selectivity of salicide can be secured by performing a high temperature temperature and a heat treatment process for a long time on the salicide-formed substrate, thereby preventing loss of the substrate.
둘째, 높은 에스펙트 비가 가능하고 마이크로로딩 효과를 최소함으로써 고집적 소다에서 요구되는 다양한 콘택을 형성할 수 있다.Secondly, high aspect ratios are possible and by minimizing the microloading effect it is possible to form the various contacts required for high density soda.
셋째, CHxFy, O2, Ar의 혼합 가스를 사용하여 콘택홀을 형성함으로써 캡 절연막으로 사용된 질화막의 식각속도가 ILD막의 식각속도와 동일하게 함으로써 원하는 콘택을 형성할 수 있고, 포토레지스트의 코팅 두께를 얇게하여 10:1이상의 절연막과 포토레지스트의 고선택비가 요구되는 공정을 진행할 수 있다.Third, by forming a contact hole using a mixed gas of CHxFy, O 2 , Ar, the desired contact can be formed by making the etching rate of the nitride film used as the cap insulating film the same as that of the ILD film, and the coating thickness of the photoresist. By thinning the process can require a high selectivity of the insulating film and the photoresist of 10: 1 or more.
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1998
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