KR100447978B1 - Method for forming electrode in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 전극 형성방법에 관한 것으로, 반도체 기판상에 전극층을 다수개 형성하는 단계; 상기 전극층상에 650℃의 온도에서 LPCVD 방식으로 하드마스크 질화막을 형성하는 단계; 상기 하드마스크 질화막을 선택적으로 제거하여 하드마스크 패턴을 형성하는 단계; 및 상기 하드마스크 패턴을 마스크로 하는 식각으로 상기 전극층을 선택적으로 제거하여 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하며, 전극 측면에 노치 현상이 발생되지 않음으로써 전극간의 단락 현상을 방지하고 이온주입 공정의 오류를 방지할 수 있어 소자의 특성을 개선시킬 수 있는 효과가 있는 것이다.The present invention relates to a method for forming an electrode of a semiconductor device, comprising the steps of: forming a plurality of electrode layers on a semiconductor substrate; Forming a hard mask nitride film on the electrode layer by LPCVD at a temperature of 650 ° C .; Selectively removing the hard mask nitride layer to form a hard mask pattern; And selectively removing the electrode layer by etching using the hard mask pattern as a mask, thereby forming an electrode pattern. Errors in the implantation process can be prevented, so that the characteristics of the device can be improved.
Description
본 발명은 반도체 소자의 전극 형성방법에 관한 것으로, 보다 상세하게는 다층 구조의 전극 형성시 각층의 계면에서 발생하는 노치 현상을 방지함으로써 신호지연을 방지하여 고온에서도 전도 특성을 유지할 수 있는 물질에 관한 것이다.The present invention relates to a method of forming an electrode of a semiconductor device, and more particularly, to a material capable of maintaining a conductive property even at high temperature by preventing signal delay by preventing notch phenomenon occurring at the interface of each layer when forming a multilayer structure electrode. will be.
최근의 고집적화된 반도체 소자를 제조함에 있어서 게이트 라인이나 비트 라인과 같은 전극은 서로 다른 금속을 사용하여 다층 구조로 형성하거나, 또는 금속과 비금속을 적층한 다층 구조로 형성하는 것이 일반적이다.In the recent manufacture of highly integrated semiconductor devices, electrodes such as gate lines and bit lines are generally formed in a multilayer structure using different metals, or in a multilayer structure in which metals and nonmetals are stacked.
한 예로서, 신호지연을 방지하기 위하여 고온에서도 전도 특성을 유지할 수 있도록 하부층은 폴리실리콘으로 형성하고 상부층은 텅스텐 실리사이드로 형성된 2중 구조로 된 반도체 소자의 전극을 대표적으로 들 수 있다.As one example, to prevent the signal delay, the electrode of the semiconductor device having a double structure formed of polysilicon and the upper layer of tungsten silicide may be representatively formed so as to maintain conductive properties even at high temperature.
그러나, 종래 기술에 따른 신호지연을 방지하기 위하여 고온에서도 전도 특성을 유지할 수 있는 물질에 있어서는 다음과 같은 문제점이 있다.However, in order to prevent signal delay according to the prior art, there are the following problems in the material capable of maintaining conduction characteristics even at high temperatures.
종래 기술에 있어서는, 2중 구조로 된 전극 형성시 각각 다른 막을 식각하는 2단계 식각 방식을 이용하여야 하는 동시에 높은 종횡비(aspect ratio)를 갖는 전극에서 식각 프로파일(etch profile)을 확보하여야 한다. 즉, 감광막 패턴의 선폭대로 최종 식각후 선폭이 정의됨과 동시에 측벽 식각 프로파일(side wall etch profile)이 굴곡없이 매끈하게 이루어져야 한다는 것이다.In the prior art, a two-step etching method of etching a different film in the formation of a double structure electrode must be used, and an etch profile must be secured in an electrode having a high aspect ratio. In other words, the line width after the final etching is defined as the line width of the photoresist pattern, and the side wall etch profile must be smooth without bending.
그렇지만, 종래 공정으로는 주로 하부층 폴리실리콘과 상부층 텅스텐실리사이드로 이루어진 전극의 식각 프로파일은 매끈하게 형성되지 않고 그 경계 부근이 과도식각되어, 도 1에 도시된 바와 같이, 양 막 사이의 계면이 어느 정도의 깊이로 패어지는 노치(A) 현상이 발생하게 된다.However, in the conventional process, the etching profile of the electrode mainly composed of the lower layer polysilicon and the upper layer tungsten silicide is not formed smoothly, and the vicinity of the boundary is overetched, and as shown in FIG. Notch (A) phenomenon that occurs to the depth of will occur.
이와 같은 노치 현상이 발생하는 메카니즘은 다음과 같다.The mechanism by which such notch phenomenon occurs is as follows.
양 막 사이의 계면에는 각 막들의 댕글링 본드(dangling bond)가 많이 존재하고, 텅스텐 실리사이드 증착시 소스 가스에 포함된 플루오르(F)기가 상대적으로 많이 존재하는 지역이며 양 막간의 응력 차이에 의해 응력이 집중되어 있는 지역이다. 따라서, 1단계나 2단계로 식각을 진행하더라도 양 막간의 계면은 다른 부분에 비해 식각률이 커지게 되어 노치가 발생하는 것이다.At the interface between the two films, there are a lot of dangling bonds of each film, and a relatively large amount of fluorine (F) groups included in the source gas during tungsten silicide deposition. This is a concentrated area. Therefore, even if etching is performed in one or two stages, the interface between the two membranes has a larger etching rate than other portions, resulting in a notch.
이러한 노치 현상으로 인하여 후속 공정에서 보이드 생성으로 인한 전극이 단락되는 문제점이 있고, 또한 후속 세정공정을 거치면서 전극이 한쪽 방향으로 기울어 이온주입 오류를 발생시켜 결과적으로 소자의 특성을 떨어뜨리는 문제점이 있다.Due to this notch phenomenon, there is a problem in that the electrode is short-circuited due to void generation in the subsequent process, and the electrode is inclined in one direction during the subsequent cleaning process, resulting in ion implantation error, resulting in deterioration of device characteristics. .
이에 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 소정의 증착조건으로 하드마스크막을 형성하거나 하드마스크 형성후 어닐링 공정을 추가함으로써 계면 효과를 제거하여 노치 현상을 방지할 수 있는 반도체 소자의 전극 형성방법을 제공함에 있다.Accordingly, the present invention has been made to solve the above-mentioned problems in the prior art, and an object of the present invention is to form a hard mask film under a predetermined deposition condition or to remove the notch phenomenon by removing an interface effect by adding an annealing process after the hard mask is formed. The present invention provides a method for forming an electrode of a semiconductor device that can be prevented.
도 1은 종래 기술에 따른 반도체 소자의 전극 형성방법에 있어서, 노치 현상이 발생한 전극에 대한 현미경 사진.1 is a photomicrograph of an electrode in which a notch phenomenon occurs in the electrode forming method of a semiconductor device according to the prior art.
도 2 내지 도 5는 본 발명에 따른 반도체 소자의 전극 형성방법을 도시한 공정별 단면도.2 to 5 are cross-sectional views illustrating processes of forming an electrode of a semiconductor device according to the present invention.
도 6은 본 발명에 따른 반도체 소자의 전극 형성방법으로 형성된 노치 현상이 발생하지 않은 전극에 대한 현미경 사진.6 is a photomicrograph of an electrode not having a notch phenomenon formed by the electrode forming method of a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100; 반도체 기판 200; 제1전극층100; Semiconductor substrate 200; First electrode layer
300; 제2전극층 400; 하드마스크 질화막300; Second electrode layer 400; Hardmask Nitride
500; 전극 패턴500; Electrode pattern
상기 목적을 달성하기 위한 본 발명의 실시예1에 따른 반도체 소자의 전극 형성방법은, 반도체 기판상에 전극층을 다수개 형성하는 단계; 상기 전극층상에 650℃의 온도에서 LPCVD 방식으로 하드마스크 질화막을 형성하는 단계; 상기 하드마스크 질화막을 선택적으로 제거하여 하드마스크 패턴을 형성하는 단계; 및 상기 하드마스크 패턴을 마스크로 하는 식각으로 상기 전극층을 선택적으로 제거하여 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming an electrode of a semiconductor device, the method including: forming a plurality of electrode layers on a semiconductor substrate; Forming a hard mask nitride film on the electrode layer by LPCVD at a temperature of 650 ° C .; Selectively removing the hard mask nitride layer to form a hard mask pattern; And selectively removing the electrode layer by etching using the hard mask pattern as a mask to form an electrode pattern.
본 발명의 실시예2에 따른 반도체 소자의 전극 형성방법은, 반도체 기판상에 전극층을 다수개 형성하는 단계; 상기 전극층상에 PECVD 방식으로 하드마스크 질화막을 형성하는 단계; 상기 하드마스크 질화막을 650℃의 온도에서 N2어닐링 처리를 하는 단계; 상기 하드마스크 질화막을 선택적으로 제거하여 하드마스크 패턴을 형성하는 단계; 및 상기 하드마스크 패턴을 마스크로 하는 식각으로 상기 전극층을 선택적으로 제거하여 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.An electrode forming method of a semiconductor device according to Embodiment 2 of the present invention includes forming a plurality of electrode layers on a semiconductor substrate; Forming a hard mask nitride film on the electrode layer by PECVD; N 2 annealing the hard mask nitride film at a temperature of 650 ° C .; Selectively removing the hard mask nitride layer to form a hard mask pattern; And selectively removing the electrode layer by etching using the hard mask pattern as a mask to form an electrode pattern.
상기 LPCVD 방식은 SiH4/NH3증착가스와 DCS(dichlorosilane)/NH3증착가스 중에서 어느 하나의 증착가스를 사용하여 10 Torr 이상의 압력 조건으로 진행하는 것을 특징으로 한다.The LPCVD method is characterized by proceeding under a pressure condition of 10 Torr or more using any one of SiH 4 / NH 3 deposition gas and DCS (dichlorosilane) / NH 3 deposition gas.
상기 N2어닐링 처리는 10분 이상 동안 진행하는 것을 특징으로 한다.The N 2 annealing treatment is characterized in that for 10 minutes or more.
본 발명에 의하면, 노치 현상이 발생하지 않는 반도체 소자의 전극을 형성할 수 있다.According to the present invention, it is possible to form an electrode of a semiconductor element in which notch phenomenon does not occur.
이하, 본 발명에 따른 반도체 소자의 전극 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, a method of forming an electrode of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2 내지 도 5는 본 발명에 따른 반도체 소자의 전극 형성방법을 도시한 공정별 단면도이고, 도 6은 본 발명에 따른 반도체 소자의 전극 형성방법으로 형성된노치 현상이 발생하지 않은 전극에 대한 현미경 사진이다.2 to 5 are cross-sectional views illustrating processes of forming an electrode of a semiconductor device according to the present invention, and FIG. 6 is a micrograph of an electrode not having a notch phenomenon formed by an electrode forming method of a semiconductor device according to the present invention. to be.
본 발명의 실시예1에 따른 반도체 소자의 전극 형성방법은, 도 2에 도시된 바와 같이, 반도체 기판(100)상에 전극층을 다수개 형성한다. 예를 들어, 상기 기판(100)상에 폴리실리콘을 증착하여 제1전극층(200)을 형성하고, 상기 제1전극층(200)상에 텅스텐 실리사이드를 증착하여 제2전극층(300)을 형성한다.In the method of forming an electrode of a semiconductor device according to Embodiment 1 of the present invention, as illustrated in FIG. 2, a plurality of electrode layers are formed on a semiconductor substrate 100. For example, polysilicon is deposited on the substrate 100 to form the first electrode layer 200, and tungsten silicide is deposited on the first electrode layer 200 to form the second electrode layer 300.
이어서, 도 3에 도시된 바와 같이, 전극층 예를 들어 상기 제2전극층(300)상에 소정의 온도 이상의 온도를 조건으로 하는 LPCVD (low pressure chemical vapor deposition) 방식으로 하드마스크 질화막(400)을 500Å~3,000Å 정도의 두께로 형성한다.Subsequently, as shown in FIG. 3, the hard mask nitride film 400 is 500 Å by a low pressure chemical vapor deposition (LPCVD) method having a temperature above a predetermined temperature on an electrode layer, for example, the second electrode layer 300. It is formed to a thickness of about 3,000Å.
상기 소정의 온도는 상기 전극층, 즉 제1전극층(200)과 제2전극층(300) 간의 계면에 집중되어 있는 응력을 완화시킬 수 있고 댕글링 본드(dangling bond)수를 줄일 수 있는 온도, 약 650℃ 이다.The predetermined temperature is a temperature at which the stress concentrated at the interface between the electrode layer, that is, the first electrode layer 200 and the second electrode layer 300, can be alleviated and the number of dangling bonds can be reduced. ℃.
상기 하드마스크 질화막(400)을 형성하는 단계는, 배치타입(batch type) LPCVD 방식을 이용하거나, 또는 싱글 웨이퍼 타입(single wafer type) LPCVD 방식을 이용한다.The hard mask nitride film 400 may be formed by using a batch type LPCVD method or by using a single wafer type LPCVD method.
이때, 상기 LPCVD 방식은 SiH4/NH3증착가스와 DCS(dichlorosilane)/NH3증착가스 중에서 어느 하나의 증착가스를 사용하여 상기 소정의 온도인 650℃ 이상에서 10 Torr 이상의 압력 조건으로 진행한다.At this time, the LPCVD method uses a deposition gas of any one of SiH 4 / NH 3 deposition gas and DCS (dichlorosilane) / NH 3 deposition gas proceeds to a pressure condition of 10 Torr or more at the predetermined temperature of 650 ℃ or more.
다음으로, 도 4에 도시된 바와 같이, 상기 하드마스크 질화막(400)을 선택적으로 제거하여 하드마스크 패턴(400a)을 형성한다.Next, as shown in FIG. 4, the hard mask nitride layer 400 is selectively removed to form a hard mask pattern 400a.
그다음, 도 5에 도시된 바와 같이, 상기 하드마스크 패턴(400a)을 마스크로 하는 식각으로 상기 전극층, 즉 제1전극층(200)과 제2전극층(300)을 선택적으로 제거하여 상기 하드마스크 패턴(400a)과 제2전극층 패턴(300a) 및 제1전극층 패턴(200a)으로 이루어진 전극 패턴을 형성한다.Next, as illustrated in FIG. 5, the electrode layer, that is, the first electrode layer 200 and the second electrode layer 300 are selectively removed by etching using the hard mask pattern 400a as a mask. An electrode pattern including the 400a), the second electrode layer pattern 300a, and the first electrode layer pattern 200a is formed.
이후, 후속 공정을 진행하여 반도체 소자의 전극 형성을 완성한다.Subsequently, a subsequent process is performed to complete electrode formation of the semiconductor device.
상기와 같은 일련의 공정으로 형성된 전극은 도 6에 도시된 바와 같이 노치 현상이 발생하지 않는다.As shown in FIG. 6, the electrode formed by the series of processes as described above does not generate a notch phenomenon.
한편, 본 발명의 실시예2에 따른 반도체 소자의 전극 형성방법은, 650℃ 보다 낮은 온도를 조건으로 하는 PECVD (plasma enhanced chemical vapor deposition) 방식으로 하드마스크 질화막을 형성하는 경우, 650℃ 이상의 온도로 N2어닐링 처리를 10분 이상 동안 진행하는 단계가 더 추가된 것 외에는 본 발명의 실시예1과 동일하므로 상세한 설명은 생략한다.On the other hand, the electrode forming method of the semiconductor device according to the second embodiment of the present invention, when the hard mask nitride film is formed by a plasma enhanced chemical vapor deposition (PECVD) condition of a temperature lower than 650 ℃, at a temperature of 650 ℃ or more Since the step of proceeding the N 2 annealing treatment for 10 minutes or more is the same as that of Example 1 of the present invention, the detailed description is omitted.
이때, 650℃ 온도는 전극층 간의 계면에 집중되어 있는 응력을 완화시킬 수 있고 댕글링 본드(dangling bond)수를 줄일 수 있는 온도이다.At this time, the temperature of 650 ℃ is a temperature that can relax the stress concentrated at the interface between the electrode layer and reduce the number of dangling bond (dangling bond).
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.Various embodiments can be easily implemented as well as self-explanatory to those skilled in the art without departing from the principles and spirit of the present invention. Accordingly, the claims appended hereto are not limited to those already described above, and the following claims are intended to cover all of the novel and patented matters inherent in the invention, and are also common in the art to which the invention pertains. Includes all features that are processed evenly by the knowledgeable.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 전극 형성방법에 의하면 전극 측면에 노치 현상이 발생되지 않음으로써 전극간의 단락 현상을 방지하고 이온주입 공정의 오류를 방지할 수 있어 소자의 특성을 개선시킬 수 있는 효과가 있다.As described above, according to the electrode forming method of the semiconductor device according to the present invention, the notch phenomenon does not occur on the side of the electrode, thereby preventing a short circuit between the electrodes and preventing an error in the ion implantation process, thereby improving the characteristics of the device. It can be effected.
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| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20100726 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |