KR100447219B1 - method for manufacturing in semiconductor device - Google Patents
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Abstract
본 발명은 0.1㎛급 이하 반도체 소자 제조시에 듀얼 게이트용 폴리 실리콘을 최소 두께(45Å 이하)의 조건에서 동시에 식각할 때 프로파일을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 불순물이 도핑되지 않는 전도층을 형성하는 단계;상기 전도층을 제 1 영역과 제 2 영역으로 정의하고 상기 제 1 영역의 전도층에 P형 불순물 이온을 도핑하는 단계;상기 제 2 영역의 전도층에 N형 불순물 이온을 도핑하는 단계;상기 전도층을 메인 에치 스텝과 오버 에치 스텝으로 나누어 각각의 스텝에서 식각 가스로 사용되는 HBr 가스와 Cl2가스를 2:1을 기준으로 각각 이하와 이상의 비를 갖는 혼합 가스를 사용하고, 식각 파워를 메인 에치시에는 150W ~ 250W의 저파워를 사용하고 오버 에치시에는 250W ~ 350W의 고파워를 사용하여 선택적으로 제거하여 제 1, 제 2 게이트 전극을 형성하는 단계;상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물영역을 형성하는 단계를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for manufacturing a semiconductor device in which a profile is improved when etching a dual gate polysilicon at the same time under a minimum thickness (45 microseconds or less) at the time of manufacturing a semiconductor device having a thickness of 0.1 µm or less. Forming a gate insulating layer on the gate insulating layer; forming a conductive layer that is not doped with impurities; defining the conductive layer as a first region and a second region, and forming a P-type impurity ion in the conductive layer of the first region. Doping N-type impurity ions into the conductive layer of the second region; dividing the conductive layer into a main etch step and an over etch step; an HBr gas and a Cl 2 gas used as an etching gas in each step. 2: Use a mixed gas having a ratio of less than or equal to 2: 1, and use 150W to 250W of low power for main etching. Forming a first and a second gate electrode by using a high power of 250W to 350W to etch the first and second gate electrodes; forming source / drain impurity regions on a surface of the semiconductor substrate on both sides of the first and second gate electrodes Steps.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 0.1㎛급 이하의 로직(Logic)공정에 사용하는 듀얼 게이트(Dual Gate)의 동시 식각시(N형 폴리 실리콘과 P형 폴리 실리콘) 발생하는 프로파일(Profile)을 개선하는데 적당한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and in particular, a profile generated during simultaneous etching of dual gates (N-type polysilicon and P-type polysilicon) used in a logic process of 0.1 μm or less. The present invention relates to a method for manufacturing a semiconductor device suitable for improving the efficiency.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1a 내지 도 1f는 종래 기술의 반도체 소자의 제조방법을 나타낸 공정단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device of the prior art.
도 1a에 도시한 바와 같이, 제 1,2 영역을 갖는 반도체 기판(11)상에 게이트 산화막(12)을 45Å 두께로 형성하고, 상기 게이트 산화막(12)상에 언더우프트(Undoped) 폴리 실리콘(13)약 2000~2500Å 두께로 증착한다.As shown in FIG. 1A, a gate oxide film 12 is formed on the semiconductor substrate 11 having the first and second regions to a thickness of 45 占 퐉, and an underdoped polysilicon is formed on the gate oxide film 12. (13) Deposit about 2000 ~ 2500Å thick.
도 1b에 도시한 바와 같이, 상기 폴리 실리콘(13)상에 제 1 포토레지스트(14)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(14)를 패터닝하여 P형 불순물 이온인 보론(Boron)이 도핑될 제 1 영역을 정의한다.As shown in FIG. 1B, after the first photoresist 14 is coated on the polysilicon 13, the first photoresist 14 is patterned by exposure and development to form boron (P-type impurity ions). Boron) defines a first region to be doped.
이어, 상기 패터닝된 제 1 포토레지스트(14)를 마스크로 이용하여 상기 노출된 폴리 실리콘(13)에 보론 이온을 도핑하여 P형 폴리 실리콘이 되게 한다.Subsequently, using the patterned first photoresist 14 as a mask, the exposed polysilicon 13 is doped with boron ions to form P-type polysilicon.
도 1c에 도시한 바와 같이, 상기 제 1 포토레지스트(14)를 제거하고, 상기 폴리 실리콘(13)상에 제 2 포토레지스트(15)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(15)를 패터닝하여 N형 불순물 이온인 인(Phosphorus) 이온이 주입될 제 2 영역을 정의한다.As shown in FIG. 1C, the first photoresist 14 is removed, the second photoresist 15 is applied onto the polysilicon 13, and then the second photoresist ( 15) is defined to define a second region to be implanted with Phosphorus ions, which are N-type impurity ions.
이어, 상기 패터닝된 제 2 포토레지스트(15)를 마스크로 이용하여 상기 보론 이온이 주입되지 않은 폴리 실리콘(13)에 인 이온을 도핑하여 N형 폴리 실리콘이 되게 한다.Subsequently, using the patterned second photoresist 15 as a mask, phosphorus ions are doped into the polysilicon 13 to which the boron ions are not implanted, thereby forming an N-type polysilicon.
도 1d에 도시한 바와 같이, 상기 제 2 포토레지스트(15)를 제거하고, 상기 반도체 기판(11)의 전면에 세정공정을 실시한다.As shown in FIG. 1D, the second photoresist 15 is removed and a cleaning process is performed on the entire surface of the semiconductor substrate 11.
이어, 상기 보론 이온과 인 이온이 주입된 반도체 기판(11)에 N2분위기에서 800~900℃ 온도로 어닐공정을 실시한다.Subsequently, the annealing process is performed on the semiconductor substrate 11 into which the boron ions and the phosphorus ions are implanted at a temperature of 800 to 900 ° C. in an N 2 atmosphere.
그리고 상기 폴리 실리콘(13)상에 ARC(Anti Reflective Coating)층(16)을 형성하고, 상기 ARC층(16)상에 제 3 포토레지스트(17)를 도포한 후, 노광 및 현상공정으로 제 3 포토레지스트(17) 및 ARC층(16)을 패터닝하여 듀얼(Dual)게이트 영역을 정의한다.An ARC (Anti Reflective Coating) layer 16 is formed on the polysilicon 13, a third photoresist 17 is applied on the ARC layer 16, and then a third process is performed by an exposure and development process. The photoresist 17 and the ARC layer 16 are patterned to define dual gate regions.
여기서 상기 ARC층(16)은 포토 공정시 빛의 난반사를 방지하기 위한 층이다.The ARC layer 16 is a layer for preventing diffuse reflection of light during the photo process.
도 1e에 도시한 바와 같이, 상기 패터닝된 제 3 포토레지스트(17)를 마스크로 이용하여 보론 이온과 인 이온이 주입된 폴리 실리콘(13)을 선택적으로 제거하여 듀얼 게이트 전극(13a,13b)을 형성한다.As shown in FIG. 1E, the poly gate 13 implanted with boron ions and phosphorus ions is selectively removed using the patterned third photoresist 17 as a mask to remove the dual gate electrodes 13a and 13b. Form.
여기서 상기 듀얼 게이트 전극(13a,13b)을 형성하기 위한 식각 가스는 Cl2/O2및 HBr/Cl2가스를 이용하고, 백 압력(Back Pressure)은 쿨링(Cooling) 효과를 최대한 발휘하도록 높은 압력을 이용한다.Here, the etching gas for forming the dual gate electrodes 13a and 13b uses Cl 2 / O 2 and HBr / Cl 2 gases, and the back pressure is a high pressure to maximize the cooling effect. Use
즉, 백 압력은 헬륨(He) 가스를 이용하지만, 쿨링 효과를 최대한 발휘하도록 8 Torr ~ 10 Torr를 이용하고, 폴리머(Polymer)의 유발을 최대로하기 위하여 HBr 가스와 Cl2가스 유량만을 조절하여 폴리 실리콘(13) 에치시 사이드 에치(Side Etch)를 방지하도록 하고 있다.In other words, the back pressure uses helium (He) gas, but uses 8 Torr ~ 10 Torr to maximize the cooling effect, and in order to maximize the induction of polymer, only HBr gas and Cl 2 gas flow rate are adjusted. Side etch is prevented when the polysilicon 13 is etched.
또한, 데미지(Damage)를 고려하여 메인 에치(Main Etch)는 고파워(High Power)로 프로파일(Profile)을 수직(Vertical)하게 형성하고, 앤드 포인트(End Point)후의 오버 에치 스텝(Over Etch Step)에서 저파워(Low Power)로하여 소자 특성 데미지를 줄인다.In addition, in consideration of damage, the main etch forms a vertical profile with high power, and an over etch step after an end point. Low power at) reduces device characteristic damage.
한편, HBr의 소모량은 Cl2가스에 1:1 ~ 2:1을 활용하여 백 압력은 쿨링 효과를 극대화하기 위하여 8 Torr 이상을 활용하여 포토레지스트의 버닝(Burning) 및 사이드 웰(폴리 실리콘의 프로파일)의 폴리머 부착을 원활히 하고 있다.On the other hand, the consumption of HBr is 1: 1 to 2: 1 for Cl 2 gas, and the back pressure is more than 8 Torr to maximize the cooling effect.Burning and side wells (polysilicon profile) ) Polymer adhesion smoothly.
도 1f에 도시한 바와 같이, 상기 제 3 포토레지스트(17) 및 ARC층(16)을 제거하고, 상기 듀얼 게이트 전극(13a,13b)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 듀얼 게이트 전극(13a,13b) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물영역(18)을 형성한다.As shown in FIG. 1F, the third photoresist 17 and the ARC layer 16 are removed, and the source is formed on the entire surface of the semiconductor substrate 11 using the dual gate electrodes 13a and 13b as a mask. Source / drain impurity ions are implanted to form source / drain impurity regions 18 in the surface of the semiconductor substrate 11 on both sides of the dual gate electrodes 13a and 13b.
그러나 상기와 같은 종래 기술의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, there is a problem in the method of manufacturing a semiconductor device of the prior art as described above.
즉, 0.1㎛급 이하의 로직 공정에 사용하려는 게이트 공정은 듀얼 게이트이며 N형 폴리 실리콘과 P형 폴리 실리콘을 동시에 식각해야 하는데, 선폭은 엑스-레이(X-Lay)로 디파인(Define)하여 0.1㎛급의 극히 미세한 라인으로 식각시 도 1e에서와 같이 포지티브 프로파일(Positive Profile) 및 테일(Tail)이 발생하며, 서로 다른 형의 상이한 프로파일이 형성되고, 하단부의 프로파일은 폴리머의 부착량 및 미세 패턴에서 일어날 수 있는 포지티브 프로파일로 인해 수직 프로파일의 형성이 어렵다.In other words, the gate process to be used for the logic process of 0.1㎛ or less is dual gate, and N-type polysilicon and P-type polysilicon must be etched at the same time, and the line width is defined by X-ray to 0.1 In the case of etching with a very fine line of micrometer grade, a positive profile and a tail are generated as shown in FIG. 1E, and different profiles of different types are formed, and the profile of the lower end is determined by the amount of adhesion and the fine pattern of the polymer. The formation of the vertical profile is difficult due to the positive profile that can occur.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 0.1㎛급 이하 반도체 소자 제조시 엑스-레이로 디파인한 로직 소자의 듀얼 게이트용 폴리 실리콘을 최소 두께(45Å 이하)의 조건에서 동시에 식각할 때 프로파일을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made in order to solve the above problems when simultaneously etching the dual gate polysilicon of the logic device fine-defined by X-ray when manufacturing a semiconductor device of 0.1㎛ class or less at the minimum thickness (45 두께 or less) at the same time It is an object of the present invention to provide a method for manufacturing a semiconductor device to improve the profile.
도 1a 내지 도 1f는 종래 기술의 반도체 소자의 제조방법을 나타낸 공정단면도1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device of the prior art.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21 : 반도체 기판 22 : 게이트 산화막21 semiconductor substrate 22 gate oxide film
23 : 폴리 실리콘 23a,23b : 듀얼 게이트 전극23: polysilicon 23a, 23b: dual gate electrode
24 : 제 1 포토레지스트 25 :제 2 포토레지스트24: first photoresist 25: second photoresist
26 : 제 3 포토레지스트 27 : 소오스/드레인 불순물영역26: third photoresist 27: source / drain impurity region
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 불순물이 도핑되지 않는 전도층을 형성하는 단계;상기 전도층을 제 1 영역과 제 2 영역으로 정의하고 상기 제 1 영역의 전도층에 제 1 도전형 불순물 이온을 도핑하는 단계;상기 제 2 영역의 전도층에 제 2 도전형 불순물 이온을 도핑하는 단계;상기 전도층을 메인 에치 스텝과 오버 에치 스텝으로 나누어 각각의 스텝에서 식각 가스로 사용되는 HBr 가스와 Cl2가스를 2:1을 기준으로 각각 이하와 이상의 비를 갖는 혼합 가스를 사용하고, 식각 파워를 메인 에치시에는 150W ~ 250W의 저파워를 사용하고 오버 에치시에는 250W ~ 350W의 고파워를 사용하여 선택적으로 제거하여 제 1, 제 2 게이트 전극을 형성하는 단계;상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: forming a gate insulating film on a semiconductor substrate; forming a conductive layer that is not doped with impurities on the gate insulating film; Defining a first region and a second region and doping a first conductive impurity ion into the conductive layer of the first region; doping a second conductive impurity ion into the conductive layer of the second region; The layer is divided into a main etch step and an over etch step. HBr gas and Cl 2 gas, which are used as an etching gas in each step, are mixed gas having a ratio of less than or equal to 2: 1, respectively, When etching, low power of 150W ~ 250W is used, and when over etching, using high power of 250W ~ 350W is selectively removed to form the first and second gate electrode ; Characterized by comprising a step of forming the first and second source / drain impurity regions in the semiconductor substrate surface of the second gate electrode side.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 2a에 도시한 바와 같이, 제 1,2 영역을 갖는 반도체 기판(21)상에 게이트 산화막(22)을 45Å 두께로 형성하고, 상기 게이트 산화막(22)상에 언도우프트(Undoped) 폴리 실리콘(23)약 2000~2500Å 두께로 증착한다.As shown in FIG. 2A, a gate oxide film 22 is formed to a thickness of 45 Å on a semiconductor substrate 21 having first and second regions, and undoped polysilicon is formed on the gate oxide film 22. (23) Deposit about 2000 ~ 2500Å thick.
도 2b에 도시한 바와 같이, 상기 폴리 실리콘(23)상에 제 1 포토레지스트(24)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(24)를 패터닝하여 보론(Boron)이 도핑될 제 1 영역을 정의한다.As shown in FIG. 2B, after the first photoresist 24 is applied onto the polysilicon 23, the first photoresist 24 is patterned by an exposure and development process so that boron may be doped. Define the first region.
이어, 상기 패터닝된 제 1 포토레지스트(24)를 마스크로 이용하여 상기 노출된 폴리 실리콘(23)에 보론 이온을 주입하여 P형 폴리 실리콘이 되게 한다.Subsequently, using the patterned first photoresist 24 as a mask, boron ions are implanted into the exposed polysilicon 23 to form P-type polysilicon.
도 2c에 도시한 바와 같이, 상기 제 1 포토레지스트(24)를 제거하고, 상기 폴리 실리콘(23)상에 제 2 포토레지스트(25)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(25)를 패터닝하여 인(Phosphorus) 이온이 주입될 제 2 영역을 정의한다.As shown in FIG. 2C, the first photoresist 24 is removed, the second photoresist 25 is coated on the polysilicon 23, and then the second photoresist ( 25) to define a second region into which Phosphorus ions will be implanted.
이어, 상기 패터닝된 제 2 포토레지스트(25)를 마스크로 이용하여 상기 보론 이온이 주입되지 않은 폴리 실리콘(23)에 인 이온을 주입하여 N형 폴리 실리콘이 되게 한다.Subsequently, phosphorus ions are implanted into the polysilicon 23 into which the boron ions are not implanted using the patterned second photoresist 25 as a mask to form an N-type polysilicon.
도 2d에 도시한 바와 같이, 상기 제 2 포토레지스트(25)를 제거하고, 상기 반도체 기판(21)의 전면에 세정공정을 실시한다.As shown in FIG. 2D, the second photoresist 25 is removed, and a cleaning process is performed on the entire surface of the semiconductor substrate 21.
이어, 상기 보론 이온과 인 이온이 주입된 반도체 기판(21)에 N2분위기에서 800~900℃ 온도로 어닐공정을 실시한다.Subsequently, the annealing process is performed on the semiconductor substrate 21 into which the boron ions and the phosphorus ions are implanted at a temperature of 800 to 900 ° C. in an N 2 atmosphere.
이어, 상기 폴리 실리콘(23)상에 제 3 포토레지스트(26)를 도포한 후, 노광 및 현상공정으로 제 3 포토레지스트(26)를 패터닝하여 듀얼 게이트영역을 정의한다.Subsequently, after the third photoresist 26 is coated on the polysilicon 23, the third photoresist 26 is patterned by an exposure and development process to define a dual gate region.
여기서, 제 3 포토레지스트(26)를 도포하기 전에 빛의 난반사에 의한 패터닝의 불균일을 막기 위하여 ARC층(도면에 도시 하지 않음)을 형성하는 것도 가능하다.Here, before applying the third photoresist 26, it is also possible to form an ARC layer (not shown in the figure) in order to prevent patterning unevenness due to diffuse reflection of light.
도 2e에 도시한 바와 같이, 상기 패터닝된 제 3 포토레지스트(26)를 마스크로 이용하여 상기 보론 이온과 인 이온이 주입된 폴리 실리콘(23)을 선택적으로 제거하여 듀얼 게이트 전극(23a,23b)을 형성한다.As shown in FIG. 2E, the polysilicon 23 implanted with the boron ions and the phosphorus ions is selectively removed using the patterned third photoresist 26 as a mask to form dual gate electrodes 23a and 23b. To form.
여기서 상기 폴리 실리콘(23)을 선택적으로 제거하기 위하여 사용되는 식각가스는 HBr 가스와 Cl2가스를 사용하며 메인 에치시 HBr과 Cl2의 비율은 1:1~2:1이다.Here, the etching gas used to selectively remove the polysilicon 23 uses HBr gas and Cl 2 gas, and the ratio of HBr and Cl 2 in the main etch is 1: 1 to 2: 1.
즉, HBr과 Cl2가스의 비(Ratio)는 2:1을 넘지 않는다.That is, the ratio of HBr and Cl 2 gas does not exceed 2: 1.
예를 들면, HBr이 50sccm일 때 Cl2는 60sccm, HBr이 80sccm일 때 Cl2는 60sccm 등의 가스 비를 갖도록 한다.For example, when the HBr is 50sccm Cl 2 is when 60sccm, HBr is 80sccm Cl 2 is to have a gas, such as non-60sccm.
한편, 오버 에치의 경우는 HBr과 Cl 가스의 비를 2:1 이상으로 사용한다.On the other hand, in the case of over-etching, the ratio of HBr and Cl gas is used in 2: 1 or more.
예를 들면, HBr이 50sccm일 때 Cl2는 10sccm, HBr이 40sccm일 때 Cl2는 10sccm, HBr이 20sccm일 때 Cl2는 10sccm 등의 비를 갖도록 한다.For example, when the HBr is 50sccm Cl 2 is when the when the 10sccm, HBr is 40sccm Cl 2 was 10sccm, HBr is 20sccm Cl 2 shall have a ratio such 10sccm.
또한, 식각시 파워(Power)의 경우는 메인 에치의 경우 150~250W, 오버 에치의 경우 250~350W를 사용하여 프로파일의 테일 부분을 감소시키고 수직 프로파일 형성하게 한다(단, 고파워와 저파워의 비율은 20%이하로 한다).In addition, 150 ~ 250W for main etch and 250 ~ 350W for over etch reduces the tail part of the profile and forms a vertical profile during the etching process. The ratio should be 20% or less).
한편, 압력은 100mT±100mT 범위에서 진행하며, 백 압력(Back Pressure)은 8 Torr이하(2~6Torr이 가장 적당)에서 실시하여 포토레지스트의 번인이 발생하지 않는 저점 포인트에서 최적 공정이 이루어지도록 한다.On the other hand, the pressure proceeds in the range of 100mT ± 100mT, and the back pressure is performed at 8 Torr or less (2 to 6 Torr is most suitable) to achieve the optimum process at the low point where no burn-in of photoresist occurs. .
이때 P형 폴리 실리콘 게이트 전극(23b)식각 프로파일의 사이드에 부착되는 폴리머양은 하단부의 백 압력이 감소하고, 하단부 프로파일을 방해하는 폴리머의 양이 적어지므로서 상단부에 비해 하단부로 측벽 식각이 진행된다.In this case, the amount of polymer attached to the side of the P-type polysilicon gate electrode 23b is reduced in the back pressure at the lower end, and the amount of polymer that interferes with the lower end profile decreases, so that sidewall etching proceeds to the lower end compared to the upper end.
또한, N형 폴리 실리콘 게이트 전극(23a)은 충분한 식각량으로 인해 하단부가 오버 에치됨으로써 충분한 프로파일을 유지하게 된다.In addition, the N-type polysilicon gate electrode 23a maintains a sufficient profile by overetching the lower end portion due to sufficient etching amount.
도 2e에 도시한 바와 같이, 상기 제 3 포토레지스트(26)를 제거하고, 상기 듀얼 게이트 전극(23a,23b)을 마스크로 이용하여 반도체 기판(21)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 듀얼 게이트 전극(23a,23b) 양측의 반도체 기판(21) 표면내에 소오스/드레인 불순물영역(27)을 형성한다.As shown in FIG. 2E, the third photoresist 26 is removed, and source / drain impurity ions are implanted into the entire surface of the semiconductor substrate 21 using the dual gate electrodes 23a and 23b as masks. The source / drain impurity region 27 is formed in the surface of the semiconductor substrate 21 on both sides of the dual gate electrodes 23a and 23b.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법에 있어서 다음과 같은 효과가 있다.As described above, the method of manufacturing a semiconductor device according to the present invention has the following effects.
첫째, N형 폴리 실리콘과 P형 폴리 실리콘을 동시에 식각하여 듀얼 게이트 형성시 발생하는 프로파일 차이를 감소시킴으로써 0.1㎛급 이하 게이트 프로파일을 최적화시켜 동일 프로파일을 형성할 수 있기 때문에 CD 차 감소 및 소자 형성의 기술을 극대화시킬 수 있다.First, by simultaneously etching N-type polysilicon and P-type polysilicon to reduce the profile difference generated during the formation of dual gates, the same profile can be formed by optimizing the gate profile of 0.1㎛ or less, thus reducing the CD difference and device formation. Maximize your skills.
둘째, 미세 패턴 형성시 포지티브 프로파일 및 테일 프로파일 효과적으로 제어함으로써 CD 바이어스 감소시키고 소자 균일도를 향상시킬 수 있다.Second, by effectively controlling the positive profile and the tail profile in forming the fine pattern, CD bias can be reduced and device uniformity can be improved.
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