KR100437644B1 - 반도체장치의제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 상에 게이트절연막을 개재시키고 다결정실리콘패턴을 형성하는 공정과, 상기 다결정실리콘패턴을 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 저농도영역을 형성하는 공정과, 상기 다결정실리콘패턴의 측면에 절연물질로 제 1 측벽을 형성하고 상기 제 1 측벽의 하부에 불순물이 도핑되지 않은 다결정실리콘으로 제 2 측벽을 형성하는 공정과, 상기 제 2 측벽 상의 상기 제 1 측벽의 측면에 상기 제 1 측벽과 식각선택비가 다른 절연물질로 제 3 측벽을 형성하고 상기 다결정실리콘패턴과 상기 제 1, 제 2 및 제 3 측벽을 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 고농도영역을 형성하는 공정과, 상기 반도체기판의 상기 고농도영역이 형성된 부분 및 상기 제 2 측벽과 상기 다결정실리콘패턴 상에 자기 정렬된 실리사이드층을 형성하는 공정을 구비한다. 따라서, 제 3 측벽을 제거할 때 실리사이드층의 과성장된 부분도 제거하므로 소오스 및 드레인영역이 게이트와 전기적으로 단락되는 것을 방지할 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 시트 저항(sheet resistance) 및 접촉 저항(contact resistance)을 감소시키도록 게이트와 소오스 및 드레인영역 상에 실리사이드층(silicide layer)을 형성하는 반도체장치의 제조방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 게이트의 폭이 감소되며 소오스 및 드레인영역으로 이용되는 불순물영역이 얕은 접합(shallow junction)을 이룬다. 이에 따라, 반도체장치는 게이트의 시트 저항과 불순물영역의 접촉 저항이 증가되어 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트와 같이 다결정실리콘으로 형성하는 경우에 실리사이드층을 형성하여 저항을 감소시킨다. 상기에서 다결정실리콘으로 형성된 게이트에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 접촉 저항을 감소시킨다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, P형의 반도체기판(11)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드산화막(13)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고, 반도체기판(11)의 표면을 열산화하여 게이트산화막(15)을 형성한다. 그리고, 필드산화막(13) 및 게이트산화막(15)의 상부에 불순물이 도핑된 다결정실리콘을 화학기상증착(chemical Vapor Deposition : 이하, CVD라 칭함)방법으로 증착하고 패터닝하여 다결정실리콘패턴(17)을 한정한다. 다결정실리콘패턴(17)을 마스크로 사용하여 반도체기판(11)에 아세닉(As) 또는 인(P) 등의 N형 불순물을 저농도로 이온 주입하여 LDD(Lightly Doped Drain) 구조를 형성하기 위한 저농도영역(19)을 형성한다.
도 1b를 참조하면, 다결정실리콘패턴(17)의 측면에 측벽(21)을 형성한다. 상기에서 측벽(21)은 반도체기판(11) 상에 다결정실리콘패턴(17)을 덮도록 산화실리콘 또는 질화실리콘 등의 절연물질을 CVD 방법으로 증착하고 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법 등으로 에치백(etchback)하므로써 형성된다. 그리고, 다결정실리콘패턴(17)과 측벽(21)을 마스크로 사용하여 반도체기판(11)에 아세닉(As) 또는 인(P) 등의 N형 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 고농도영역(23)을 저농도영역(19)과 중첩되게 형성한다.
도 1c를 참조하면, 반도체기판(11) 및 필드산화막(13) 상에 다결정실리콘패턴(17) 및 측벽(21)를 덮도록 Ti, W, Mo, Co, Ta 또는 Pt 등을 CVD 방법 또는 스퍼터링 방법 등으로 증착하여 고융점금속층(25)을 형성한다.
도 1d를 참조하면, 반도체기판(11)의 고농도영역(23)이 형성된 부분과 다결정실리콘패턴(17) 상에 자기 정렬된 실리사이드층(27)을 형성한다. 상기에서 실리사이드층(27)은 반도체기판(11)의 고농도영역(23)이 형성된 부분과 다결정실리콘패턴(17)의 표면이 고융점금속층(25)과 반응하도록 RTA(Rapid Thermal Annealing) 방법으로 열처리하고 필드산화막(13) 및 측벽(21) 상에 반응하지 않은 고융점금속을 제거하므로써 형성된다. 상기에서 다결정실리콘패턴(17) 상의 실리사이드층(27)은 이 다결정실리콘패턴(17)과 함께 게이트(29)를 이룬다.
그러나, 상술한 종래의 반도체장치의 제조방법은 열처리시 실리사이드층이 과성장(over growth)되어 반도체기판의 고농도영역이 형성된 부분과 다결정실리콘패턴의 표면 뿐만 아니라 측벽 상에도 형성되어 소오스 및 드레인영역이 게이트와 전기적으로 단락되는 문제점이 있었다.
따라서, 본 발명의 목적은 실리사이드층이 반도체기판의 고농도영역이 형성된 부분과 다결정실리콘패턴의 표면에만 형성되도록하여 소오스 및 드레인영역이 게이트와 전기적으로 단락되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 게이트절연막을 개재시키고 다결정실리콘패턴을 형성하는 공정과, 상기 다결정실리콘패턴을 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 저농도영역을 형성하는 공정과, 상기 다결정실리콘패턴의 측면에 절연물질로 제 1 측벽을 형성하고 상기 제 1 측벽의 하부에 불순물이 도핑되지 않은 다결정실리콘으로 제 2 측벽을 형성하는 공정과, 상기 제 2 측벽 상의 상기 제 1 측벽의 측면에 상기 제 1 측벽과 식각선택비가 다른 절연물질로 제 3 측벽을 형성하고 상기 다결정실리콘패턴과 상기 제 1, 제 2 및 제 3 측벽을 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 고농도영역을 형성하는 공정과, 상기 반도체기판의 상기 고농도영역이 형성된 부분 및 상기 제 2 측벽과 상기 다결정실리콘패턴 상에 자기 정렬된 실리사이드층을 형성하는 공정을 구비한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조공정도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조공정도이다.
도 2a를 참조하면, P형의 반도체기판(31)의 소정 부분에 LOCOS 방법 또는 STI (Shallow Trench Isolation) 등의 소자격리방법에 의해 필드산화막(33)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
반도체기판(31)의 표면을 열산화하여 게이트산화막(35)을 형성한다. 그리고, 필드산화막(33) 및 게이트산화막(35)의 상부에 불순물이 도핑된 다결정실리콘을 증착하고 패터닝하여 다결정실리콘패턴(37)을 한정한다. 다결정실리콘패턴(37)을 마스크로 사용하여 반도체기판(31)에 아세닉(As) 또는 인(P) 등의 N형 불순물을 저농도로 이온 주입하여 LDD 구조를 형성하기 위한 저농도영역(39)을 형성한다.
도 2b를 참조하면, 다결정실리콘패턴(37)의 측면에 제 1 측벽(41)을 형성한다. 상기에서 제 1 측벽(41)은 반도체기판(31) 상에 산화실리콘 또는 질화실리콘을 다결정실리콘패턴(37)을 덮도록 CVD 방법으로 증착하고 RIE 방법 등으로 에치백하므로써 형성된다.
제 1 측벽(41) 측면의 하부에 제 2 측벽(43)을 형성한다. 상기에서 제 2 측벽(43)은 반도체기판(31) 상에 불순물이 도핑되지 않은 다결정실리콘을 다결정실리콘패턴(37) 및 제 1 측벽(41)을 덮도록 CVD 방법으로 증착하고 제 1 측벽(41) 측면의 하부에만 잔류하도록 RIE 방법 등으로 에치백하므로써 형성된다. 이 때, 다결정실리콘패턴(37)도 식각되는 데, 다결정실리콘패턴(37)은 식각 시 좁은 부분이 넓은 부분 보다 식각 속도가 느린 로드 효과(load effect)에 의해 제 2 측벽(43) 보다 식각량이 작게 된다.
도 2c를 참조하면, 제 2 측벽(43) 상의 제 1 측벽(41) 측면에 제 3 측벽(45)을 형성한다. 상기에서 제 3 측벽(45)은 반도체기판(31) 상에 제 1 측벽(41)을 형성하는 물질과 식각 선택비가 다른 물질, 즉, 질화실리콘 또는 산화실리콘을 다결정실리콘패턴(37), 제 1 측벽(41) 및 제 2 측벽(43)을 덮도록 CVD 방법으로 증착하고 RIE 방법 등으로 에치백하므로써 형성된다.
그리고, 다결정실리콘패턴(37)과 제 1, 제 2 및 제 3 측벽(41)(43)(45)을 마스크로 사용하여 반도체기판(31)에 아세닉(As) 또는 인(P) 등의 N형 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 고농도영역(47)을 저농도영역(39)과 중첩되게 형성한다.
도 2d를 참조하면, 반도체기판(31) 및 필드산화막(33) 상에 다결정실리콘패턴(37)과 제 1, 제 2 및 제 3 측벽(41)(43)(45)을 덮도록 스퍼터링 방법 또는 CVD 방법으로 Ti, W, Mo, Co, Ta 또는 Pt 등의 고융점 금속을 증착하여 고융점금속층(49)을 형성한다.
도 2e를 참조하면, 반도체기판(31)의 고농도영역(23)이 형성된 부분과 다결정실리콘패턴(37) 상에 자기 정렬된 실리사이드층(51)을 형성한다. 상기에서 실리사이드층(51)은 반도체기판(31)의 고농도영역(47)이 형성된 부분과 다결정실리콘패턴(37)의 표면이 고융점금속층(49)과 반응하도록 RTA(Rapid Thermal Annealing) 방법으로 열처리하고 필드산화막(33) 및 제 1 및 제 3 측벽(41)(45) 상에 반응하지 않은 고융점금속을 제거하므로써 형성된다. 이 때, 제 2 측벽(43)도 고융점금속층(49)과 반응하여 실리사이드층(51)이 된다. 상기에서 다결정실리콘패턴(37) 상의 실리사이드층(51)은 이 다결정실리콘패턴(37)과 함께 게이트(53)가 된다.
제 3 측벽(45)을 선택적으로 습식식각하여 제거한다. 이 때, 실리사이드층(51)이 과성장(over growth)되어 제 3 측벽(45) 상에도 형성되더라도 제 3 측벽(45) 제거시 실리사이드층(51)의 과성장된 부분도 제거된다. 그러므로, 고농도영역(47)과 다결정실리콘패턴(37)이 실리사이드층(51)에 의해 연결되는 것을 방지할 수 있다. 상기에서 제 1 측벽(41)은 제 3 측벽(45)과 식각 선택비가 다른물질로 형성되므로 식각되지 않는다.
따라서, 본 발명은 제 3 측벽을 제거할 때 실리사이드층의 과성장된 부분도 제거하므로 소오스 및 드레인영역이 게이트와 전기적으로 단락되는 것을 방지할 수 있는 잇점이 있다.
Claims (3)
- 제 1 도전형의 반도체기판상에 게이트절연막을 개재시키고 다결정실리콘패턴을 형성하는 공정과,상기 다결정실리콘패턴을 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 저농도영역을 형성하는 공정과,상기 다결정실리콘패턴의 측면에 절연물질로 제 1 측벽을 형성하고 상기 제 1 측벽의 하부에 불순물이 도핑되지 않은 다결정실리콘으로 제 2 측벽을 형성하는 공정과,상기 제 2 측벽상의 상기 제 1 측벽의 측면에 상기 제 1 측벽과 식각선택비가 다른 절연물질로 제 3 측벽을 형성하고 상기 다결정실리콘패턴과 상기 제 1, 제 2 및 제 3 측벽을 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 고농도영역을 형성하는 공정과,상기 반도체기판의 상기 고농도영역이 형성된 부분 및 상기 제 2 측벽과 상기 다결정실리콘 패턴상에 자기 정렬된 실리사이드층을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1 측벽을 산화실리콘 또는 질화실리콘으로 형성하는 반도체 장치의 제조방법.
- 청구항 1에 있어서, 상기 제 3 측벽을 상기 제 1 측벽을 이루는 물질과 식각선택비가 다른 질화실리콘 또는 산화실리콘으로 형성하는 반도체장치의 제조방법.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110526 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |