KR100434696B1 - 티비지에이 반도체 패키지의 비아홀 형성 방법 - Google Patents

티비지에이 반도체 패키지의 비아홀 형성 방법 Download PDF

Info

Publication number
KR100434696B1
KR100434696B1 KR10-2002-0016658A KR20020016658A KR100434696B1 KR 100434696 B1 KR100434696 B1 KR 100434696B1 KR 20020016658 A KR20020016658 A KR 20020016658A KR 100434696 B1 KR100434696 B1 KR 100434696B1
Authority
KR
South Korea
Prior art keywords
via hole
forming
semiconductor package
tape
polyimide tape
Prior art date
Application number
KR10-2002-0016658A
Other languages
English (en)
Other versions
KR20030077780A (ko
Inventor
하승원
김근식
이구홍
Original Assignee
주식회사 칩팩코리아
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 칩팩코리아 filed Critical 주식회사 칩팩코리아
Priority to KR10-2002-0016658A priority Critical patent/KR100434696B1/ko
Publication of KR20030077780A publication Critical patent/KR20030077780A/ko
Application granted granted Critical
Publication of KR100434696B1 publication Critical patent/KR100434696B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/2902Disposition
    • H01L2224/29025Disposition the layer connector being disposed on a via connection of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 방열기의 접지판과 솔더 볼을 연결시키는 통로로서의 역할을 하는 비아홀(via hole) 형성에 있어서, 천공기에 의해 발생하는 기계적 충격을 최소화할 수 있는 티비지에이(Tape Ball Grid Array) 반도체 패키지의 비아홀 형성 방법에 관해 개시한다.
개시된 본 발명의 티비지에이 반도체 패키지의 비아홀 형성 방법은 볼랜드영역이 정의된 도전 재질의 베이스를 제공하는 단계와, 베이스 상에 폴리이미드 테이프를 부착시키는 단계와, 폴리이미드 테이프 상에 볼랜드영역과 대응된 부분을 노출시키되, 적어도 볼랜드영역의 직경보다 큰 제 1개구부를 가진 솔더 레지스트층을 형성하는 단계와, 천공기를 이용하여 폴리이미드 테이프를 천공시키어 볼랜드영역을 노출시키는 제 2개구부를 형성하는 단계를 포함한다.

Description

티비지에이 반도체 패키지의 비아홀 형성 방법{method for manufacturing via hole of tape ball grid array semiconductor package}
본 발명은 반도체 패키지 제조 방법에 관한 것으로, 보다 상세하게는 방열기의 접지판과 솔더 볼을 연결시키는 통로로서의 역할을 하는 비아홀(via hole) 형성에 있어서, 천공기에 의해 발생하는 기계적 충격을 최소화할 수 있는 티비지에이(Tape Ball Grid Array)반도체 패키지의 비아홀 형성 방법에 관한 것이다.
반도체 패키지 제조 분야에서, TAB (tape automated bonding)을 적용하는 것이 공지되어 있다. 텝(TAB) 테이프는 소정의 회로 패턴이 그 위에 형성될 수 있도록 접착층과 절연층을 가진 테이프로서, 이것은 반도체 칩과 함께 방열판 상에 설치된다. 상기 반도체 칩의 전극은 상기 텝 테이프의 회로 패턴에 와이어 본딩을 통해서 전기적으로 연결된다.
텝 테이프와 방열판을 사용하는 소위 티비지에이(TAB ball grid array) 반도체 패키지는 높은 밀도의 회로를 수용할 수 있고, 전기적 특성이 우수하며, 열방출성이 높기 때문에, 컴퓨터 그래픽 카드, 게임기용 카드등과 같은 주문형 제품에 주로 사용된다.
통상적으로, 티비지에이 반도체 패키지에 방열기를 설치하여 전원이 공급되는 반도체 칩이 동작될 때 발생되는 열을 패키지의 외부로 신속히 방출시킬 수 있다. 상기 방열기는 방열 블럭과, 상기 방열 블럭에 진공흡착되는 구리(Cu) 재질의 방열판과, 방열판에 접착되는 접지판을 포함하여 구성된다.
도 1a 내지 도 1b는 종래 기술에 따른 티비지에이 반도체 패키지의 비아홀 형성 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 티비지에이 반도체 패키지의 비아홀 형성 방법은, 도 1a에 도시된 바와 같이, 구리 재질의 접지판(100) 상에 폴리이미드 테이프(polyimide)(102) 및 솔더 레지스트층(solder resist)(106)을 차례로 형성한다. 이때, 상기 접지판(100)에는 볼랜드영역(Ⅰ)이 정의되어져 있다.
이어서, 천공기(110)을 이용하여, 도 1b에 도시된 바와 같이, 솔더 레지스트층 및 폴리이미드 테이프를 천공시키어 볼랜드영역(Ⅰ)을 노출시키는 비아홀(103)을 형성한다. 이때, 상기 비아홀(103)은 이 후의 공정을 거쳐 솔더 볼(미도시)을 접지판의 볼랜드영역(Ⅰ)에 연결시키는 연결 통로로서의 역할을 한다.
이 후, 도면에 도시되지 않았지만, 상기 비아홀(103)에 솔더 페이스트 (solder paste)를 충전시키고 나서, 상기 솔더 페이스트에 솔더 볼을 안착시키는 공정이 진행된다.
도 2는 종래 기술에 따른 문제점을 도시한 공정단면도이다.
그러나, 종래의 기술에서는 천공기를 이용하여 솔더 레지스트층 및 폴리이미드 테이프를 천공시키어 비아홀을 형성할 경우, 도 2의 A부분에 도시된 바와 같이, 기계적 충격에 의해 솔더 레지스트층과 폴리이미드 테이프 간에 크랙(crack)이 발생하여 제품의 품질과 신뢰성을 저하시키는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 천공기로부터의 기계적 충격에 의해 솔더 페이스트층과 폴리이미드 테이프 사이에 발생되는 크랙을 방지할 수 있는 티비지에이 반도체 패키지의 비아홀 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1b는 종래 기술에 따른 티비지에이 반도체 패키지의 비아홀 형성 방법을 설명하기 위한 공정단면도.
도 2는 종래 기술에 따른 문제점을 도시한 공정단면도.
도 3a 내지 도 3c는 본 발명에 따른 티비지에이 반도체 패키지의 비아홀 형성 방법을 설명하기 위한 공정단면도.
도면의 주요부분에 대한 부호의 설명
200. 베이스 202. 폴리이미드 테이프
203. 제 2개구부 206. 솔더 레지스트층
207. 제 1개구부 Ⅱ. 볼랜드영역
210. 천공기
상기 목적을 달성하기 위한 본 발명의 티비지에이 반도체 패키지의 비아홀 형성 방법은 볼랜드영역이 정의된 도전 재질의 베이스를 제공하는 단계와, 베이스 상에 폴리이미드 테이프를 부착시키는 단계와, 폴리이미드 테이프 상에 볼랜드영역과 대응된 부분을 노출시키되, 적어도 볼랜드영역의 직경보다 큰 제 1개구부를 가진 솔더 레지스트층을 형성하는 단계와, 천공기를 이용하여 폴리이미드 테이프를 천공시키어 볼랜드영역을 노출시키는 제 2개구부를 형성하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3c는 본 발명에 따른 티비지에이 반도체 패키지의 제조 방법을 설명하기 위한 공정단면도이다.
본 발명의 티비지에이 반도체 패키지의 비아홀 제조 방법은, 도 3a에 도시된 바와 같이, 먼저, 볼랜드영역(Ⅱ)이 정의된 구리 재질의 접지판(200) 상에 폴리이미드 테이프(202)를 부착시킨다. 이때, 상기 접지판스(200)의 볼랜드영역(Ⅱ)은 이 후의 공정을 거쳐 도전성 볼(미도시)이 안착된다.
이어서, 상기 폴리이미드 테이프(202) 상에 솔더 레지스트층(206)을 형성한 후, 상기 솔더 레지스트층(206)을 식각하여 볼랜드영역(Ⅱ)과 대응된 부분을 노출시키되, 적어도 볼랜드영역(Ⅱ)의 직경보다 큰 제 1개구부(207)를 형성한다.
그런 다음, 도 3b 및 도 3c에 도시된 바와 같이, 천공기(210)를 이용하여 폴리이미드 테이프(202)를 천공시키어 볼랜드영역(Ⅱ)을 노출시키는 제 2개구부(203)를 형성한다. 이때, 상기 제 1 및 제 2개구부(207)(203)가 비아홀로서의 역할을 하며, 상기 비아홀(207)(203)은 이 후의 공정을 거쳐 도전성 볼(미도시)을 절연판의 볼랜드영역(Ⅱ)에 연결시키는 연결 통로로서 작용한다. 또한, 상기 비아홀(207)(203)은 계단 형상의 측면 프로파일을 가진다.
이 후, 도면에 도시되지 않았지만, 상기 비아홀에 솔더 페이스트를 충전시키고 나서, 상기 솔더 페이스트에 솔더 볼 마운팅 및 열신뢰성 검사가 차례로 진행된다.
따라서, 본 발명에서는 솔더 레지스트층과 폴리이미드 테이프를 단계적으로 식각하여 볼랜드영역을 노출시키는 계단 형상의 측면 프로파일을 가진 비아홀을 형성함으로써, 천공기에 의해 발생되는 기계적 충격을 감소시키어 솔더 레지스트층과 폴리이미드 테이프 사이에 크랙이 발생되는 것을 방지할 수 있다.
이상에서와 같이, 본 발명에서는 비아홀의 측면 프로파일을 계단 형상으로 형성함으로써, 기계적 충격에 의해 발생하는 솔더 레지스트층과 폴리이미드 테이프사이에 크랙이 발생되는 것을 방지할 수 있다.
따라서, 불량품 발생율을 저하시키고 원소재비용을 절감시킴으로써 제품의 품질 및 신뢰성을 향상시킬 수 있다.
또한, 이 후의 공정에서 계단 형상의 측면 프로파일을 가진 비아홀에 솔더 페이스트 등의 도전성 물질이 안정적으로 충전될 뿐만 아니라 도전성 볼 마운팅 품질을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

  1. 볼랜드영역이 정의된 도전 재질의 베이스를 제공하는 단계와,
    상기 베이스 상에 폴리이미드 테이프를 부착시키는 단계와,
    상기 폴리이미드 테이프 상에 상기 볼랜드영역과 대응된 부분을 노출시키되, 적어도 상기 볼랜드영역의 직경보다 큰 제 1개구부를 가진 솔더 레지스트층을 형성하는 단계와,
    천공기를 이용하여 상기 폴리이미드 테이프를 천공시키어 상기 볼랜드영역을 노출시키는 제 2개구부를 형성하는 단계를 포함한 것을 특징으로 하는 티비지에이 반도체 패키지의 비아홀 형성 방법.
  2. 제 1항에 있어서, 상기 베이스는 방열기의 접지판인 것을 특징으로 하는 티비지에이 반도체 패키지의 비아홀 형성 방법.
KR10-2002-0016658A 2002-03-27 2002-03-27 티비지에이 반도체 패키지의 비아홀 형성 방법 KR100434696B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0016658A KR100434696B1 (ko) 2002-03-27 2002-03-27 티비지에이 반도체 패키지의 비아홀 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0016658A KR100434696B1 (ko) 2002-03-27 2002-03-27 티비지에이 반도체 패키지의 비아홀 형성 방법

Publications (2)

Publication Number Publication Date
KR20030077780A KR20030077780A (ko) 2003-10-04
KR100434696B1 true KR100434696B1 (ko) 2004-06-07

Family

ID=32376805

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0016658A KR100434696B1 (ko) 2002-03-27 2002-03-27 티비지에이 반도체 패키지의 비아홀 형성 방법

Country Status (1)

Country Link
KR (1) KR100434696B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990011411A (ko) * 1997-07-23 1999-02-18 문정환 반도체 패키지의 제조방법
KR19990066844A (ko) * 1998-01-26 1999-08-16 마찌다 가쯔히꼬 반도체장치 및 그의 제조방법_
JP2000031323A (ja) * 1998-07-10 2000-01-28 Hitachi Cable Ltd 放熱板及び補強板付きbgaの製造方法
JP2002043374A (ja) * 2000-07-28 2002-02-08 Advanced Display Inc フィルムキャリア

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990011411A (ko) * 1997-07-23 1999-02-18 문정환 반도체 패키지의 제조방법
KR19990066844A (ko) * 1998-01-26 1999-08-16 마찌다 가쯔히꼬 반도체장치 및 그의 제조방법_
JP2000031323A (ja) * 1998-07-10 2000-01-28 Hitachi Cable Ltd 放熱板及び補強板付きbgaの製造方法
JP2002043374A (ja) * 2000-07-28 2002-02-08 Advanced Display Inc フィルムキャリア

Also Published As

Publication number Publication date
KR20030077780A (ko) 2003-10-04

Similar Documents

Publication Publication Date Title
US7193329B2 (en) Semiconductor device
US6627824B1 (en) Support circuit with a tapered through-hole for a semiconductor chip assembly
US4999740A (en) Electronic device for managing and dissipating heat and for improving inspection and repair, and method of manufacture thereof
US6350633B1 (en) Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US5734560A (en) Cap providing flat surface for DCA and solder ball attach and for sealing plated through holes, multi-layer electronic sturctures including the cap
US7205674B2 (en) Semiconductor package with build-up layers formed on chip and fabrication method of the semiconductor package
KR100432715B1 (ko) 방열부재를 갖는 인쇄회로기판 및 그 제조방법
CN101166394A (zh) 安装有电子元件的多层配线基板及其制造方法
US6596560B1 (en) Method of making wafer level packaging and chip structure
US6562709B1 (en) Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US7145238B1 (en) Semiconductor package and substrate having multi-level vias
JP3311914B2 (ja) チップ型発光ダイオード
KR20030058942A (ko) 방열형 bga 패키지 및 그 제조 방법
US6252178B1 (en) Semiconductor device with bonding anchors in build-up layers
US6402970B1 (en) Method of making a support circuit for a semiconductor chip assembly
US6399417B1 (en) Method of fabricating plated circuit lines over ball grid array substrate
US6403460B1 (en) Method of making a semiconductor chip assembly
JP2001015632A (ja) 半導体装置、その製造方法及び半導体装置用基板
KR19990052644A (ko) 반도체 패키지 및 그 제조방법 및 그 적층방법
KR100434696B1 (ko) 티비지에이 반도체 패키지의 비아홀 형성 방법
US6436734B1 (en) Method of making a support circuit for a semiconductor chip assembly
US6551861B1 (en) Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive
US20210242145A1 (en) Semiconductor device and method of manufacturing a semiconductor device
TWI381500B (zh) 嵌埋半導體晶片之封裝基板及其製法
KR100693168B1 (ko) 인쇄회로기판 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130409

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140522

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150511

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160512

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170515

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180511

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20190517

Year of fee payment: 16