KR100434483B1 - 시간 공유 방식 다중 버퍼장치 - Google Patents

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Abstract

시간 공유 방식 다중 버퍼 장치가 개시된다. 이 장치는 제1 ∼ 제N 어드레스들을 시스템 클럭 신호에 응답하여 버퍼링하는 어드레스 버퍼와, 어드레스 버퍼로부터 출력되는 제1 ∼ 제N 어드레스들을 제1 선택 신호에 응답하여 선택적으로 출력하는 어드레스 선택수단과, 어드레스 선택 수단에서 선택된 어드레스를 디코딩하고, 디코딩된 어드레스를 공유 메모리의 어드레스로서 출력하는 어드레스 디코딩 수단과, 제1 ∼ 제N 데이타를 시스템 클럭 신호에 응답하여 입력하거나 출력하는 제1 ∼ 제N 데이타 입/출력 버퍼들과, 제1 ∼ 제N 데이타 입/출력 버퍼로부터 입력한 데이타를 제2 선택 신호에 응답하여 선택적으로 공유 메모리로 출력하는 데이타 선택 수단과, 공유 메모리로부터 독출된 데이타를 제1 ∼ 제N 데이타 입/출력 버퍼로 분배하여 출력하는 데이타 출력 분배 수단과, 시스템 클럭 신호를 체배하여 출력하는 체배 수단과, 체배된 시스템 클럭 신호에 응답하여 제1 선택 신호를 출력하는 포트 선택 수단 및 제1 선택 신호를 소정 시간 지연하여 제2 선택 신호로서 출력하는 지연 수단을 구비하는 것을 특징으로 하고, 공유 메모리를 엑세스할 수 있는 있는 포트수를 무한대로 증가시키고, 칩 설계 면적의 최소화를 기할 수 있어, 그 응용 범위가 무한정 확장될 수 있는 효과가 있다.

Description

시간 공유 방식 다중 버퍼 장치
본 발명은 공유 메모리를 엑세스하는 것에 관한 것으로서, 특히, 시간 공유 방식으로 공유 메모리를 엑세스하는 시간 공유 방식 다중 버퍼 장치에 관한 것이다.
이하, 종래의 다중 버퍼 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 종래의 다중 버퍼 장치의 블럭도로서, 제1 포트(port)(10), 셀 어레이(cell array)(20) 및 제2 포트(30)로 구성된다.
도 2 (a) ∼ (e)들은 도 1에 도시된 각 부의 파형도들이다.
도 1에 도시된 제1 포트(10)는 제1 어드레스 레지스터(40), 제1 어드레스 디코더(42), 제1 데이타 입력 레지스터(44), 제1 데이타 출력 레지스터(46), 제1 기입 구동부(48) 및 감지 증폭부(50)로 구성된다. 마찬가지로, 제2 포트(20)는 제2 어드레스 레지스터(60), 제2 어드레스 디코더(62), 제2 데이타 입력 레지스터(64), 제2 데이타 출력 레지스터(66), 제2 기입 구동부(68) 및 제2 감지 증폭부(70)로 구성된다.
제1 어드레스 레지스터(40)는 도 2 (a)에 도시된 시스템 클럭 신호(CK)에 응답하여 입력단자 IN1을 통해 도 2 (b)에 도시된 제1 어드레스를 입력하여 버퍼링하고, 제1 어드레스 디코더(42)는 버퍼링된 제1 어드레스를 디코딩하여 셀 어레이(20)의 워드 라인(W/L)으로 어드레스로서 출력한다. 셀 어레이(20)는 선택된 셀에 입력단자 IN2를 통해 입력되어 제1 데이타 입력 레지스터(44)에 버퍼링된 후, 제1 기입 구동부(48)를 거쳐 입력된 도 2 (c)에 도시된 데이타를 비트 라인(B/L)을 통해 입력하여 기입한다. 또한, 셀 어레이(20)는 선택된 셀에 저장된 데이타를 제1 감지 증폭부(50)로 출력하고, 제1 감지 증폭부(50)에서 증폭된 데이타는 제1 데이타 출력 레지스터(46)를 통해 출력단자 OUT1을 통해 출력된다. 제2 포트(30)는 제1 포트(10)와 마찬가지로 도 2 (d)에 도시된 제2 어드레스에 응답하여 선택된 셀 어레이(20)의 선택된 셀에 저장할 데이타나 선택된 셀로부터 출력될 도 2 (e)에 도시된 데이타를 입/출력단자 IN4/OUT2를 통해 입/출력한다.
전술한 종래의 다중 버퍼 장치는 각 포트마다 별개의 어드레스 레지스터와 어드레스 디코더를 거쳐 공유 메모리의 역할을 하는 셀 어레이(20)를 각각 엑세스하였다. 일반적으로 공유 메모리 셀 어레이(20)의 구조도 포트 수만큼의 워드 라인과 비트 라인을 가져야 하고, 그 출력도 각각 별도의 경로를 거쳐 각각의 포트로 출력하는 동시 전개형 동작 구조를 갖는다.
그러므로, 메모리 어레이(20)의 설계가 복잡해지고, 특히 포트가 증가하게 되면, 칩 설계가 불가능하게 되어 실제 칩 구현시에는 4 포트 정도의 한계를 갖는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는, 시간 공유 방식으로 각 포트에서 연속하여 공유 메모리를 엑세스하도록 할 수 있도록 하는 시간 공유 방식 다중 버퍼 장치를 제공하는데 있다.
도 1은 종래의 다중 버퍼 장치의 블럭도이다.
도 2 (a) ∼ (e)들은 도 1에 도시된 각 부의 파형도들이다.
도 3은 본 발명에 의한 시간 공유 방식 다중 버퍼 장치의 블럭도이다.
도 4 (a) ∼ (p)들은 도 3에 도시된 장치의 각 부의 파형도들이다.
상기 과제를 이루기 위해, 공유 메모리를 시간 공유 방식으로 엑세스하는 본 발명에 의한 시간 공유 방식 다중 버퍼 장치는, 제1 ∼ 제N(여기서, N은 포트수) 어드레스들을 시스템 클럭 신호에 응답하여 버퍼링하는 어드레스 버퍼와, 상기 어드레스 버퍼로부터 출력되는 상기 제1 ∼ 제N 어드레스들을 제1 선택 신호에 응답하여 선택적으로 출력하는 어드레스 선택수단과, 상기 어드레스 선택 수단에서 선택된 어드레스를 디코딩하고, 디코딩된 어드레스를 상기 공유 메모리의 어드레스로서 출력하는 어드레스 디코딩 수단과, 제1 ∼ 제N 데이타를 상기 시스템 클럭 신호에 응답하여 입력하거나 출력하는 제1 ∼ 제N 데이타 입/출력 버퍼들과, 상기 제1 ∼ 제N 데이타 입/출력 버퍼로부터 입력한 데이타를 제2 선택 신호에 응답하여 선택적으로 상기 공유 메모리로 출력하는 데이타 선택 수단과, 상기 공유 메모리로부터 독출된 데이타를 상기 제1 ∼ 제N 데이타 입/출력 버퍼로 분배하여 출력하는 데이타 출력 분배 수단과, 상기 시스템 클럭 신호를 체배하여 출력하는 체배 수단과, 체배된 상기 시스템 클럭 신호에 응답하여 상기 제1 선택 신호를 출력하는 포트 선택 수단 및 상기 제1 선택 신호를 소정 시간 지연하여 상기 제2 선택 신호로서 출력하는 지연 수단으로 구성되는 것이 바람직하다.
이하, 본 발명에 의한 시간 공유 방식 다중 버퍼 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3은 본 발명에 의한 시간 공유 방식 다중 버퍼 장치의 블럭도로서, 어드레스 버퍼(80), 어드레스 선택부(82), 어드레스 디코더(84), 공유 메모리(86), 감지(sence) 증폭부(88), 구동부(90), 데이타 선택부(92), 데이타 출력 분배기(94), 체배기(96), 포트 선택부(98), 지연부(100), 제1, ... 및 제n 데이타 입력 버퍼들(120, ... 및 122), 제1, ... 및 제n 데이타 출력 버퍼들(124, ... 및 126), 제1 데이타 버스(130) 및 제2 데이타 버스(132)로 구성된다.
도 4 (a) ∼ (p)들은 도 3에 도시된 장치의 각 부의 파형도들로서, 도 4 (a)는 시스템 클럭 신호의 파형도를 나타내고, 도 4 (b)는 체배기(96)로부터 출력되는 체배된 시스템 클럭 신호의 파형도를 나타내고, 도 4 (c), (d), ... 및 (e)들은 제1 선택 신호(S1, S2, ... 및 Sn)의 파형도를 나타내고, 도 4 (f), (g), ... 및 (h)는 어드레스 버퍼(80)로부터 출력되는 제1, 제2, ... 및 제n 어드레스들(A1, ... 및 An)의 파형도를 각각 나타내고, 도 4 (i)는 어드레스 선택부(82)에서 선택된 어드레스의 파형도를 나타내고, 도 4 (j)는 감지 증폭부(88)로부터 출력되는 데이타 또는 구동부(90)로 입력되는 데이타의 파형도를 나타내고, 도 4 (k), (l), ... 및 (m)들은 데이타 출력 분배기(94)로부터 출력되는 데이타의 파형도를 나타내고, 도 4 (n), (o), ... 및 (p)들은 입/출력단자 IN1/OUT1, ... 및 INn/OUTn 로/로부터 입/출력되는 데이타의 파형도를 각각 나타낸다.
도 3에 도시된 어드레스 버퍼(80)는 도 4 (f), (g), ... 및 (h)에 도시된 제1, 제2, ... 및 제n 어드레스(A1, ... 및 An)들을 입력하여 버퍼링하고, 버퍼링된 어드레스를 어드레스 선택부(82)로 출력한다. 어드레스 선택부(82)는 어드레스 버퍼(80)에 버퍼링된 제1 ∼ 제n 어드레스들을 입력하고, 입력한 어드레스들중 하나를 도 4 (c), (d), ... 및 (e)에 도시된 제1 선택 신호에 응답하여 선택하고, 선택된 도 4 (i)에 도시된 어드레스를 어드레스 디코더(84)로 출력한다. 어드레스 디코더(84)는 어드레스 선택부(82)에서 선택된 어드레스를 디코딩하고, 디코딩된 어드레스를 셀 어레이로 구현되는 공유 메모리(86)의 워드 라인으로 출력한다. 공유 메모리(86)는 어드레스 디코더(84)로부터 출력되는 어드레스에 해당하는 셀을 선택한다.
한편, 제1, ... 및 제n 데이타 입력 버퍼들(120, ... 및 122)은 입력단자 IN1, ... 및 INn을 통해 입력한 도 4 (n), ... 및 (p)에 도시된 데이타를 도 4 (a)에 도시된 시스템 클럭 신호(CK)에 응답하여 버피링하고, 버퍼링된 데이타를 제1 데이타 버스(130)를 통해 데이타 선택부(92)로 출력한다. 데이타 선택부(92)는 제1 데이타 버스(130)를 통해 입력한 데이타들중 하나를 제2 선택 신호에 응답하여 선택하고, 선택된 도 4 (j)에 도시된 데이타를 구동부(90)로 출력한다. 또한, 데이타 출력 분배기(94)는 감지 증폭부(88)로부터 출력되는 도 4 (j)에 도시된 데이타를 입력하여 제2 데이타 버스(132)를 통해 제1, ... 및 제n 데이타 출력 버퍼들(124, ... 및 126)중 해당하는 데이타 출력 버퍼에 분배하여 출력한다. 제1, ... 및 제n 데이타 출력 버퍼들(124, ... 및 126) 각각은 데이타 출력 분배기(94)로부터 출력되는 데이타를 시스템 클럭 신호에 응답하여 버퍼링한 후, 입/출력 단자 IN1/OUT1, ... 및 INn/OUTn을 통해 출력한다.
이 때, 감지 증폭부(88)는 공유 메모리(86)의 선택된 셀로부터 독출되는 데이타를 비트 라인을 통해 입력하여 증폭하고, 증폭된 데이타를 데이타 출력 분배기(94)로 출력한다. 또한, 구동부(90)는 데이타 선택부(92)에서 선택된 데이타를 입력하여 증폭하고, 증폭된 데이타를 공유 메모리(86)의 선택된 셀에 기입한다.
체배기(96)는 도 4 (a)에 도시된 시스템 클럭 신호(CK)를 입력하고, 입력한 시스템 클럭 신호를 지원하는 포트수(n)에 따라 2, 4, 8, 16, 32, 64 등의 2의 배수로 체배하고, 체배된 도 4 (b)에 도시된 데이타를 포트 선택부(98)로 출력한다. 포트 선택부(98)는 체배된 시스템 클럭 신호의 상승 엣지에서 발생한 신호를 제1 선택 신호로서 어드레스 선택부(82)로 출력한다. 이 때, 발생된 제1 선택 신호는 순차적으로 쉬프트된 신호로서 적어도 포트수보다는 같거나 많은 숫자로 구성된다. 도 4 (c), (d), ... 및 (e)에 도시된 바와 같이 체배된 시스템 클럭 신호의 상승 엣지에서 제1 선택 신호가 발생됨을 알 수 있다.
지연부(100)는 제1 선택 신호를 소정 시간 지연하고, 지연된 제1 선택 신를 제2 선택 신호로서 데이타 선택부(92)로 출력한다. 여기서, 지연부(100)는 어드레스 선택부(82)에서 공유 메모리(86)를거쳐 데이타 출력 분배기(94)로 출력되는 신호 지연을 보상하는 역할을 수행한다.
이상에서 설명한 바와 같이, 본 발명에 의한 시간 공유 방식 다중 버퍼 장치는 외부로부터 공급되는 시스템 클럭 신호에 동기되어 각 포트로부터 입력된 어드레스, 데이타들을 체배된 시스템 클럭 신호에 의해 순차적으로 처리하여 포트간의 충돌을 피함으로서 공유 메모리를 엑세스할 수 있는 있는 포트수를 무한대로 증가시키고, 공유 메모리 어레이가 포트수에 상관없이 동일한 구조를 취함으로서 칩 설계 면적의 최소화를 기할 수 있으므로, 그 응용 범위가 종래의 제한된 메모리, 단일 프로세서 장치로부터 대용량의 공유 메모리를 필요로 하는 어플리케이션이나 많은 사용자에 대한 지원이 필수적인 다중 프로세싱 장치, 네트워크, 통신 및 주문형 반도체(ASIC)등으로 무한정 확장될 수 있는 효과가 있다.

Claims (1)

  1. 공유 메모리를 시간 공유 방식으로 엑세스하는 시간 공유 방식 다중 버퍼 장치에 있어서,
    제1 ∼ 제N(여기서, N은 포트수) 어드레스들을 시스템 클럭 신호에 응답하여 버퍼링하는 어드레스 버퍼;
    상기 어드레스 버퍼로부터 출력되는 상기 제1 ∼ 제N 어드레스들을 제1 선택 신호에 응답하여 선택적으로 출력하는 어드레스 선택수단;
    상기 어드레스 선택 수단에서 선택된 어드레스를 디코딩하고, 디코딩된 어드레스를 상기 공유 메모리의 어드레스로서 출력하는 어드레스 디코딩 수단;
    제1 ∼ 제N 데이타를 상기 시스템 클럭 신호에 응답하여 입력하거나 출력하는 제1 ∼ 제N 데이타 입/출력 버퍼들;
    상기 제1 ∼ 제N 데이타 입/출력 버퍼로부터 입력한 데이타를 제2 선택 신호에 응답하여 선택적으로 상기 공유 메모리로 출력하는 데이타 선택 수단;
    상기 공유 메모리로부터 독출된 데이타를 상기 제1 ∼ 제N 데이타 입/출력 버퍼로 분배하여 출력하는 데이타 출력 분배 수단;
    상기 시스템 클럭 신호를 체배하여 출력하는 체배 수단;
    체배된 상기 시스템 클럭 신호에 응답하여 상기 제1 선택 신호를 출력하는 포트 선택 수단; 및
    상기 제1 선택 신호를 소정 시간 지연하여 상기 제2 선택 신호로서 출력하는 지연 수단을 구비하는 것을 특징으로 하는 시간 공유 방식 다중 버퍼 장치.
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