KR100434347B1 - 프로세서를 이용한 발신자정보 데이터 처리 장치 - Google Patents

Abstract

본 발명은 전자교환기의 발신자정보 서비스를 위한 데이터 처리장치에 관한 것으로, 특히, 디지털신호프로세서(DSP)를 사용하지 않고 8 비트 프로세서와 간단한 구성의 FSK 로직회로를 사용하는 장치에 관한 것이며, 교환기의 발신자정보를 처리하는 장치에 있어서; 발신자의 고유번호 정보를 16 비트의 신호로써 디에이 버스에 출력하는 상위디바이스와; 상기 상위디바이스로부터 출력되는 16 비트의 발신자정보를 기록하는 동시에 저장된 데이터를 출력하는 디피램과; 상기 디피램에 저장된 데이터를 8 비트 단위로 읽어 처리한 후 시작비트와 정지비트를 추가하여 10 비트 데이터 신호로 출력하는 8 비트의 프로세서와; 상기 프로세서로부터 출력되는 데이터를 인가받고 저장한 후 에프에스케이 변조하여 직렬 데이터로 출력하는 에프에스케이부와; 상기 에프에스케이부로부터 직렬로 출력되는 데이터 신호를 입력받고 해당 채널로 정합하여 출력하는 서브하이웨이부로 이루어지는 프로세서를 사용한 발신자정보 데이터 처리장치를 특징으로 하므로써, 간단한 로직회로로 구성되는 FSK부와 8 비트 프로세서를 사용하므로, 교환기의 발신자정보 데이터 처리 장치를 싼 가격으로 제조할 수 있는 효과가 있다.

Description

프로세서를 이용한 발신자정보 데이터 처리 장치{A DEVICE OF CALLER DATA PROCESSING BY USING PROCESSOR}

본 발명은 전자교환기의 발신자정보 서비스(CIS: Caller ID Service)를 위한 데이터 처리장치에 관한 것으로, 특히, 디지털신호프로세서(DSP)를 사용하지 않고 8 비트 프로세서와 간단한 구성의 FSK 로직회로를 사용하는 장치에 관한 것이다.

통신관련의 기술발달에 의하여 전자교환 통신장비를 비교적 저렴한 가격으로 대량 생산할 수 있게 되고, 그 이용료도 매우 저렴할 뿐 아니라 사용자의 편의를 위하여 매우 다양한 부가서비스가 개발되어 제공되고 있다.

상기와 같은 부가서비스 중에서 수신자가 해당 단말기를 이용하여, 발신자(Caller)의 전화번호(ID)를 확인할 수 있는 서비스가 발신자정보서비스(CIS: Caller ID Service)이며, 상기와 같은 발신자정보서비스 처리를 위하여 종래에는 디지털신호프로세서(DSP)를 사용하였고, 상기 DSP의 가격이 비교적 비싸므로 대중화되지 못하고 있었으나, 비교적 가격이 저렴한 8 비트 프로세서와 회로를 사용하므로써 보다 저렴한 비용으로 다수의 사용자에게 발신자정보서비스를 제공할 수 있게 되었다.

이하, 종래 기술에 의한 발신자정보서비스 데이터 처리장치를 첨부된 도면을 참조하여 설명한다.

종래 기술을 설명하기 위하여 첨부된 것으로, 도1 은 종래 기술에 의한 발신자정보서비스 데이터 처리장치 기능구성도 이다.

상기 첨부된 도1을 참조하면, 종래 기술에 의한 발신자정보서비스 데이터 처리장치는, 발신자의 고유전화번호 정보를 검색하여 16 비트의 데이터 신호로DA(Direct Access) 버스에 출력하는 상위 디바이스(DP: Device Processor)(10)와,

상기 상위 디바이스(10)로부터 DA 버스를 통하여 출력되는 16 비트의 발신자정보 신호를 저장하는 동시에 DA 버스를 통하여 출력할 수 있는 제1 DPRAM(Dual Port RAM)(20)과,

상기 제1 DPRAM(20)에 저장된 16비트의 데이터를 DA 버스를 통하여 읽고 해당 처리를 하므로써 발신자 정보를 추출하여 출력하는 16 비트 프로세서(30)와,

상기 프로세서(30)로부터 출력되는 16 비트의 처리된 발신자정보를 저장하는 동시에 읽을 수 있는 제2 DPRAM(Dual Port RAM)(40)과,

상기 제2 DPRAM(40)으로부터 16 비트의 발신자정보를 읽고 FSK(Frequency Shift Keying) 변조 처리하여 출력하는 디지털신호프로세서(DSP)(50)와,

상기 디지털신호프로세서(DSP)(50)로부터 출력되는 신호를 입력받아 교환기의 고속데이터 전송경로인 SHW(Sub High Way)(60)에 정합(Matching)하여 출력하는 SHW정합부(60)와,

상기 각 기능부를 감시하고 제어하는 제어부(62)로 구성된다.

이하, 상기와 같은 구성에 의한 것으로, 종래 기술에 의한 발신자정보서비스 데이터 처리장치를 첨부된 도면을 참조하여 상세히 설명한다.

발신자(Caller)가 수신자를 호출하는 경우, 교환기의 상위디바이스(DP)(10)는 16 비트의 발신자정보를 검색하고 DA 버스를 통하여 출력하며, 상기의 신호는 상기 제1 DPRAM(20)에 저장된다.

상기 제1 DPRAM(20)에 저장된 16 비트의 정보는 상기 16비트 프로세서(30)에의하여 읽혀지고 처리되어 발신자의 고유전화 번호를 추출할 수 있게 되며, 상기와 같이 추출된 발신자정보는 제2 DPRAM(40)에 저장된다.

상기 제2 DPRAM(40)에 저장된 발신자정보는 DSP(50)에서 읽어 FSK 변조를 한 후 SHW 정합부(60)에 출력하므로써, SHW의 해당 채널을 통하여 수신자에게 전송되며, 상기와 같은 기능은 제어부(62)의 제어에 의한다.

그러나, 상기와 같은 종래 기술은, 비교적 가격이 비싼 DSP(50)를 사용하는 동시에 16 비트의 DA 버스와 프로세서를 사용하기 때문에 가격이 비싸진다는 문제가 있었다.

본 발명의 기술은 8 비트 프로세서와 FSK 생성 로직회로를 이용하므로써, 비교적 저렴한 가격으로 발신자정보를 FSK 변조 처리하여 전송하는 처리장치를 제공하는 것이 그 목적이다.

상기와 같은 목적을 달성하기 위하여 안출한 본 발명은, 교환기의 발신자정보를 처리하는 장치에 있어서; 발신자의 고유번호 정보를 16 비트의 신호로써 디에이 버스에 출력하는 상위디바이스와; 상기 상위디바이스로부터 출력되는 16 비트의 발신자정보를 기록하는 동시에 저장된 데이터를 출력하는 디피램과; 상기 디피램에 저장된 데이터를 8 비트 단위로 읽어 처리한 후 시작비트와 정지비트를 추가하여 10 비트 데이터 신호로 출력하는 8 비트의 프로세서와; 상기 프로세서로부터 출력되는 데이터를 인가받고 저장한 후 에프에스케이 변조하여 직렬 데이터로 출력하는 에프에스케이부와; 상기 에프에스케이부로부터 직렬로 출력되는 데이터 신호를 입력받고 해당 채널로 정합하여 출력하는 서브하이웨이부로 이루어지는 프로세서를 사용한 발신자정보 데이터 처리장치를 특징으로 한다.

도1 은 종래 기술에 의한 발신자정보서비스 데이터 처리장치 기능구성도 이고,

도2는 본 발명에 의한 교환기의 프로세서를 사용한 발신자정보서비스 데이터 처리장치 기능구성도 이며,

도3 은 본 발명에 의한 에프에스케이부의 상세 기능구성도 이다.

** 도면의 주요 부분에 대한 부호 설명 **

10 : 상위디바이스 20,40 : DPRAM

30 : 프로세서 35 : 8 비트 프로세서

50 : DSP 55 : FSK부

60, 65 : SHW 정합부 62 : 제어부

70 : 버퍼 80 : 먹스

90 : 포인터 생성부 100 : 클럭발생부

110 : PCM 테이블

이하, 본 발명에 의한 것으로, 프로세서를 사용한 발신자정보 데이터 처리장치를 첨부된 도면을 참조하여 설명한다.

본 발명 기술을 설명하기 위하여 첨부된 것으로, 도2는 본 발명에 의한 교환기의 프로세서를 사용한 발신자정보서비스 데이터 처리장치 기능구성도 이며, 도3 은 본 발명에 의한 에프에스케이부의 상세 기능구성도 이다.

상기 첨부된 도2와 도3을 참조하면, 본 발명 기술에 의한 교환기의 프로세서를 사용한 발신자정보서비스 데이터 처리장치는, 교환기의 발신자정보를 처리하는 장치에 있어서, 해당 채널에 대한 발신자의 고유번호(ID) 정보를 16 비트(Bit)의 신호로써 디에이(DA: Direct Access) 버스(Bus)에 출력하는 상위디바이스(DP: Device Processor)(10)와,

상기 상위디바이스(10)로부터 DA 버스를 통하여 출력되는 16 비트(Bit)의 발신자정보를 기록하는 동시에 저장된 데이터를 출력하는 디피램(DPRAM: Dual Port RAM)(20)과,

상기 디피램(DPRAM)(20)에 저장된 데이터를 8 비트(Bit) 단위로 읽어 처리한 후 시작비트(Start Bit)와 정지비트(Stop Bit)를 추가하여 10 비트 데이터 신호로 출력하는 것으로, 내장된 제1 병렬포트를 이용하여 상기 디피램(20)에 저장된 16 비트의 데이터를 8 비트의 병렬로 읽고 처리하므로써 채널번호, 채널상태(ON HOOK,OFF HOOK), 데이터 크기(Size), 발신자의 고유번호 등과 같은 발신자정보를 추출하는 동시에 채널의 마크정보(MARK Signal)와 점유정보(Seizure Signal)를 포함하여 상기 디피램(20)에 별도로 구분되는 해당 8 비트 데이터 영역에 저장하고; 내장된 제2 병렬포트를 이용하여 상기 디피램(20)의 8비트 데이터 영역에 저장된 해당 데이터를 읽고, 인위적으로 시작비트(Start Bit)와 정지비트(Stop Bit)를 상기 데이터의 앞과 뒤에 부가하여 10 비트(Bit)의 신호로 출력하는 8 비트(Bit)의 프로세서(35)와,

상기 프로세서(35)로부터 출력되는 데이터 신호를 인가받고 저장한 후, 에프에스케이(FSK: Frequency Shift Keying) 변조(Modulation)하여 직렬(Serial) 데이터로 출력하는 것으로, 상기 프로세서(35)로부터 입력되는 10 비트(Bit)의 데이터 신호를 저장하고 상기 프로세서(35)의 제어에 의하여 출력하는 버퍼(Buffer)(70); 교환기 시스템으로부터 입력되는 기준클럭(Reference Clock) 신호에 의하여 클럭(Clock)신호와 카운터(Counter) 신호를 출력하는 클럭발생부(100); 상기 버퍼(70)로부터 출력되는 10 비트의 데이터를 입력하여 저장한 후, 상기 클럭발생부(100)로부터 입력되는 카운터(Counter) 신호에 의하여 직렬(Serial)로 한 비트(Bit)씩 출력하는 먹스(MUX)(80); 상기 먹스(80)로부터 출력되는 신호를 내장된 가산기(Adder)에 입력하고, 상기 클럭발생부(100)로부터 입력되는 클럭(Clock) 신호에 의하여 피시엠 포인터(PCM Pointer)를 생성하는 포인터 생성부(90); 상기 포인터 생성부(90)로부터 직렬로 입력된 PCM Pointer 신호를, 내장된 테이블(Table) 검색에 의하여 대응되는 에프에스케이(FSK: Frequency ShiftKeying) 신호로 변조(Modulation)하고, 직렬(Serial)로 출력하는 피시엠 테이블(110)로 이루어지는 에프에스케이부(55)와,

상기 에프에스케이부(55)로부터 직렬(Serial)로 출력되는 FSK 변조 데이터 신호를 입력받고 해당 채널로 정합(Matching)하여 출력하는 서브하이웨이(SHW: Sub High Way)부(65)로 이루어져 구성된다.

이하, 상기와 같은 구성의 본 발명 기술에 의한 것으로, 8 비트 프로세서를 사용한 발신자정보 데이터 처리장치를 첨부된 도면을 참조하여 상세히 설명한다.

통신수단의 급속한 보급으로 인하여, 통신을 언제 어디서나 편리하게 할 수 있는 장점이 있으나, 고의적인 장난전화, 착신되었으나 수신하고 싶지 않는 전화 또는 긴급하게 수신하여야 하는 전화 등과 같이 발신자를 구분하여야 할 필요가 있다.

상기와 같이 발신자를 구분하기 위하여서는, 교환기에서 발신자의 고유번호와 같은 발신자 정보를 수신자에게 제공하여야 하고, 상기와 같은 기능은 발신자의 정보를 전송하기 위하여 할당되는 채널 번호, 온 후크(On Hook)와 오프 후크(Off Hook)와 같은 채널의 상태, 데이터의 크기 등과 같은 발신자정보 데이터를 이용하여 발신자정보서비스를 제공한다.

상기와 같은 발신자 정보는 메인 프로세서(MP: Main Processor)의 상위디바이스(DP: Device Processor)(10)에서 발신자정보 데이터를 16 비트(또는 32 비트)의 데이터로 출력한다.

상기와 같이 상위디바이스(10)로부터 16 비트로 출력되는 발신자 정보는, 입력되어 저장된 데이터를 다른 포트(Port)를 통하여 동시에 출력할 수 있는 DPRAM(Dual Port RAM)(20)에 16 비트로 저장하고, 비교적 가격이 저렴한 8 비트의 프로세서(35)를 이용하여 8 비트(Bit) 씩 읽는다.

상기 8 비트의 프로세서(35)는 DPRAM(20)으로부터 8 비트 씩 병렬(Parallel)로 읽은 발신자 정보를 분석하여 할당된 채널의 번호, 채널의 온 후크/오프 후크 상태, 데이터 크기, 발신자 고유 전화번호 등을 추출하고, 내부의 버퍼에 저장한 후, 할당된 해당 채널의 상태에 의한 마크 신호(MARK Signal), 점유 신호(Seizure Signal) 등을 기록한 후, 상기 DPRAM(20)의 8 비트 데이터 저장 영역에 다시 기록한다.

상기 프로세서(35)는 상기와 같이 DPRAM(20)에 8 비트(Bit) 또는 1 바이트(Byte)로 기록된 발신자정보를 내장된 다른 병렬(Parallel) 포트를 이용하여 읽고, 인위적으로 시작비트(Start Bit)와 정지비트(Stop Bit)를 앞과 뒤에 각각 부가한 10 비트(Bit)의 데이터 신호를 FSK부(55)에 출력한다.

상기와 같이 출력된 10 비트의 데이터 신호는 FSK부(55)를 구성하는 버퍼(70)의 할당된 해당 채널 영역에 입력되고, 상기 버퍼(70)는 상기 프로세서(35)의 제어에 의하여 먹스(80)에 출력된다.

상기 클럭발생부(100)는 교환기 시스템으로부터 제공되는 기준클럭(Reference Clock) 신호를 처리하여 상기 FSK부(55)에서 이용되는 클럭신호와 카운터 신호를 발생한다,

상기 먹스(80)는 클럭발생부(100)로부터 출력되는 카운터 신호를 입력받아직렬(Serial)로 한 비트씩 포인트 생성부(90)에 출력하고, 상기 포인트 생성부(90)는 직렬로 한 비트씩 입력된 신호를 내부의 가산기(Adder)에 입력하는 동시에 PCM 포인터(Pointer) 생성부에 입력하므로써, 대응되는 PCM 포인터 신호를 생성하여 출력한다.

상기 포인터 생성부(90)로부터 출력되는 PCM 포인터 신호는 PCM 테이블(110)에 입력되고, 상기 PCM 테이블(110)은 직렬로 한 비트씩 입력되는 '1'과 '0'의 신호를 테이블에 의하여 검색하므로써, 해당되는 주파수 신호로 변조(Modulation)하여 직렬(Serial)로 출력한다.

상기와 같이 직렬로 출력되는 FSK 신호는 SHW 정합부(65)에 입력되고, 해당 채널을 통하여 정합된(Matching) 상태로 출력된다.

부가적으로, FSK 변조방식을 간단히 설명하면, 일 예로서, 디지털의 '0' 신호는 1,200 Hz의 주파수 신호로 그리고, '1'의 신호는 2,200 Hz의 주파수 신호로 표현된다.

또한, 일 예로서, 교환기는 각 채널마다 125 마이크로 섹크(㎲) 또는 8 KHz 마다, 바이트(Byte) 단위의 신호를 전송하고, FSK 신호는 1,200 BPS의 전송속도 또는 833.666 마이크로 섹크(㎲)로 전송하므로, 교환기는 프레임 동기(Frame Synchronization)인 125 ㎲ 주기마다, 상기 FSK 변조된 1,200 Hz 또는 2,200 Hz의 PCM 데이터를 SHW의 해당 채널에 전송하여야 한다.

상기와 같은 구성의 본 발명 기술은, 비교적 가격이 싼 8 비트 프로세서(35)를 이용하여 발신자정보 데이터를 처리하고 FSK부(55)를 이용하여 변조하고 직렬로출력하여 SHW에 출력한다.

상기와 같은 구성의 본 발명은 가격이 비싼 DSP와 16 비트 프로세서를 사용하는 대신에 간단한 로직회로로 구성되는 FSK부와 8 비트 프로세서를 사용하므로, 교환기의 발신자정보 데이터 처리 장치를 싼 가격으로 제조할 수 있는 효과가 있다.

Claims (3)

1. 교환기의 발신자정보를 처리하는 장치에 있어서,

   발신자의 고유번호 정보를 16 비트의 신호로써 디에이 버스에 출력하는 상위디바이스와,

   상기 상위디바이스로부터 출력되는 16 비트의 발신자정보를 기록하는 동시에 저장된 데이터를 출력하는 디피램과,

   상기 디피램에 저장된 데이터를 8 비트 단위로 읽어 처리한 후 시작비트와 정지비트를 추가하여 10 비트 데이터 신호로 출력하는 8 비트의 프로세서와,

   상기 프로세서로부터 출력되는 데이터를 인가받고 저장한 후 에프에스케이 변조하여 직렬 데이터로 출력하는 에프에스케이부와,

   상기 에프에스케이부로부터 직렬로 출력되는 데이터 신호를 입력받고 해당 채널로 정합하여 출력하는 서브하이웨이부로 이루어져 구성되는 것을 특징으로 하는 프로세서를 사용한 발신자정보 데이터 처리장치.
2. 제1 항에 있어서,

   상기 프로세서는 내장된 제1 병렬포트를 이용하여 디피램에 저장된 16 비트의 데이터를 8 비트의 병렬로 읽고 처리하므로써 채널번호, 채널상태, 발신자 고유번호, 데이터 크기의 발신자정보를 추출하는 동시에 채널의 마크정보와 점유정보를 포함하여 상기 디피램의 해당 8 비트 데이터 영역에 저장하고,

   상기 프로세서에 내장된 제2 병렬포트를 이용하여 상기 디피램의 8비트 데이터 영역에 저장된 해당 데이터를 읽고, 인위적으로 시작비트와 정지비트를 상기 데이터의 앞과 뒤에 부가하여 10 비트의 신호로 출력하는 것을 특징으로 하는 프로세서를 사용한 발신자정보 데이터 처리장치.
3. 제1 항에 있어서, 상기 에프에스케이부는,

   상기 프로세서로부터 입력되는 10 비트의 데이터를 저장하고 상기 프로세서의 제어에 의하여 출력하는 버퍼와,

   교환기로부터 입력되는 기준클럭에 의하여 클럭신호와 카운터 신호를 출력하는 클럭발생부와,

   상기 버퍼로부터 출력되는 데이터를 저장한 후 상기 클럭발생부로부터 입력되는 카운터 신호에 의하여 직렬로 한 비트씩 출력하는 먹스와,

   상기 먹스로부터 출력되는 신호를 내장된 가산기에 입력하고 상기 클럭발생부로부터 입력되는 클럭신호에 의하여 피시엠 포인터를 생성하는 포인터 생성부와,

   상기 포인터 생성부로부터 인가되는 신호를 테이블 검색에 의하여 대응되는 에프에스케이 신호로 출력하는 피시엠테이블로 이루어져 구성되는 것을 특징으로 하는 프로세서를 사용한 발신자정보 데이터 처리장치.