KR100429553B1 - Schmitt trigger circuit having constant hystersis in wide voltage - Google Patents
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Abstract
본 발명의 와이드 전압에서 일정한 히스테리시스를 갖는 슈미트 트리거 회로는, 피드백 회로를 이용하여 히스테리시스의 폭을 변화시킴으로써, 사용하는 각의 VDD에 따라 일정한 히스테리시스를 갖는 슈미트 트리거 회로를 제공하는 데 그 목적이 있다.The Schmitt trigger circuit having a constant hysteresis at the wide voltage of the present invention has an object to provide a Schmitt trigger circuit having a constant hysteresis in accordance with an angle of use VDD by varying the width of the hysteresis using a feedback circuit.
상기 목적을 달성하기 위하여 본 발명은, 와이드 전압을 전원 전압으로 동작하는 슈미트 트리거 회로에 있어서, 입력 신호를 받아, 상기 입력 신호에 의한 출력 신호의 레벨의 상승 및 하강을 저지하는 노드를 제공하고, 상기 입력 신호의 변화에 민감하지 않은 신호를 출력하는 입출력 수단; 및 상기 와이드 전압의 레벨에 비례하는 논리 레벨을 갖는 VDD 선택 신호를 입력받고, 상기 VDD 선택 신호의 논리 레벨에 반비례하여 상기 입출력 수단에서 출력하는 신호의 히스테리시스폭을 증가시키는 히스테리시스폭 조정 수단을 포함한다.In order to achieve the above object, the present invention, in the Schmitt trigger circuit that operates a wide voltage as a power supply voltage, provides a node that receives an input signal, and suppresses the rise and fall of the level of the output signal by the input signal, Input / output means for outputting a signal insensitive to a change in the input signal; And hysteresis width adjusting means for receiving a VDD selection signal having a logic level proportional to the level of the wide voltage, and increasing the hysteresis width of the signal output from the input / output means in inverse proportion to the logic level of the VDD selection signal. .
Description
본 발명은 슈미트 트리거 회로에 관한 것으로, 특히, 와이드 전압(VDD)을 사용하는 장치에 장착하여 사용하는 와이드 전압에서 일정한 히스테리시스를 갖는 슈미트 트리거 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Schmitt trigger circuit, and more particularly, to a Schmitt trigger circuit having a constant hysteresis at a wide voltage for use in a device using a wide voltage (VDD).
일반적으로, 슈미트 트리거 회로는, 히스테리시스(hysterisis) 특성을 갖도록 한 비교기로서, 이러한 비교기는 하나의 전압을 다른 기준 전압과 비교하기 위한 것인데, 비교기의 입력 측에 나타나는 잡음 전압은 출력 측에 오차를 유발하기 때문에 비교기가 잡음에 둔감하게 작용하도록 히스테리시스 정궤환법을 사용한다. 히스테리시스는 입력 전압이 높은 값에서 낮은 값으로 갈 때보다 낮은 값에서 높은 값으로 갈 때가 높은 레벨이 되므로, 2개의 트리거 레벨이 절체 동작에서 오프셋(offset) 또는 지연되는 특성을 이용하여 입력에 포함된 약간의 잡음은 출력에 영향을 미치지 못하도록 한다.In general, Schmitt-trigger circuits are comparators that have hysterisis characteristics, which are designed to compare one voltage with another reference voltage, and noise voltages appearing on the input side of the comparator cause errors on the output side. Therefore, the hysteresis positive feedback method is used to make the comparator insensitive to noise. Hysteresis is at a higher level when the input voltage goes from a higher value to a lower value than when going from a high value to a low value, so that the two trigger levels are included in the input by using an offset or delay characteristic in the transfer operation. Some noise can keep the output from affecting.
도 1은 종래의 슈미트 트리거 회로를 나타낸 회로도로서, 이를 상술하면 아래와 같다.1 is a circuit diagram illustrating a conventional Schmitt trigger circuit, which will be described below.
소스 단자는 VDD에 연결되고, 게이트 단자는 외부 입력에 연결되는 제2 PMOS 트랜지스터(p12)와, 소스 단자는 제2 PMOS 트랜지스터(p12)의 드레인 단자에 연결되고, 게이트 단자는 외부 입력에 연결되는 제1 PMOS 트랜지스터(p11)와, 드레인 단자는 제1 PMOS 트랜지스터(p11)의 드레인 단자에 연결되고, 게이트 단자는 외부 입력에 연결되는 제1 NMOS 트랜지스터(n11)와, 드레인 단자는 제1 NMOS 트랜지스터(n11)의 소스 단자에 연결되고, 게이트 단자는 외부 입력에 연결되며, 소스 단자는 접지되는 제2 NMOS 트랜지스터(n12)와, 입력 단자는 제1 PMOS 트랜지스터(p11)의 드레인 단자에 연결되고, 출력 단자는 외부 출력에 연결되어 신호를 반전하는 인버터(111)를 포함하는 입출력부(110)와, 소스 단자는 VDD에 연결되고, 게이트 단자는 외부 출력에 연결되며, 드레인 단자는 제2 PMOS 트랜지스터(p12)의 드레인 단자에 연결되는 제3 PMOS 트랜지스터(p13)와, 드레인 단자는 제2 NMOS 트랜지스터(n12)의 드레인 단자에 연결되고, 게이트 단자는 외부 출력에 연결되며, 소스 단자는 접지되는 제3 NMOS 트랜지스터(n13)를 포함하여, 트랜지스터의 크기 조정에 의해 히스테리시스의 폭을 조정하는 히스테리시스폭 결정부(120)를 포함한다. 이러한 슈미트 트리거 회로는, 도 2에 도시한 바와 같이, VDD에 따라 가변적인 히스테리시스를 갖는다. 즉, 와이드 전압(VDD)을 주 전원으로 사용하는 회로에 있어서, 입력 신호가 접지 레벨에서 VDD 레벨로 상승하는 경우와, VDD 레벨에서 접지 레벨로 하강하는 경우 출력 단자에 VDD(VDD1 또는 VDD2)에 따라 가변적인 히스테리시스가 나타나도록 동작한다.The source terminal is connected to VDD, the gate terminal is connected to the second input PMOS transistor p12, the source terminal is connected to the drain terminal of the second PMOS transistor p12, and the gate terminal is connected to the external input. The first PMOS transistor p11, the drain terminal is connected to the drain terminal of the first PMOS transistor p11, the gate terminal is connected to the external input, the first NMOS transistor n11, and the drain terminal is the first NMOS transistor a second NMOS transistor n12 that is connected to a source terminal of n11, a gate terminal is connected to an external input, a source terminal is grounded, an input terminal is connected to a drain terminal of a first PMOS transistor p11, The output terminal is an input / output unit 110 including an inverter 111 connected to an external output and inverting a signal, a source terminal is connected to VDD, a gate terminal is connected to an external output, and a drain terminal is a second PMOS transistor. The third PMOS transistor p13 is connected to the drain terminal of the jitter p12, the drain terminal is connected to the drain terminal of the second NMOS transistor n12, the gate terminal is connected to the external output, and the source terminal is grounded. Including a third NMOS transistor n13, a hysteresis width determining unit 120 adjusts the width of hysteresis by adjusting the size of the transistor. Such a Schmitt trigger circuit has a hysteresis that varies with VDD, as shown in FIG. That is, in a circuit using the wide voltage VDD as the main power supply, when the input signal rises from the ground level to the VDD level and when the input signal falls to the ground level from the VDD level, Therefore, it operates to show variable hysteresis.
그러나, 슈미트 트리거 회로는 입/출력 회로에 있어서 히스테리시스 폭이 넓은 곳에서 주로 사용되는데, 상술한 종래의 슈미트 트리거 회로는, 와이드 전압을 전원으로 사용하는 회로에서 히스테리시스 폭이 좁은 경우와, VDD와 무관하게 일정한 히스테리시스 폭을 유지해야 하는 저전압 감지 회로에 적용될 경우에는 사용할 수 없는 문제점이 있다.However, the Schmitt trigger circuit is mainly used in a wide hysteresis range in the input / output circuit. The conventional Schmitt trigger circuit described above is related to a case in which the hysteresis width is narrow in a circuit using a wide voltage as a power source, and is independent of VDD. Therefore, there is a problem that cannot be used when applied to a low voltage sensing circuit that must maintain a constant hysteresis width.
상기 문제점을 해결하기 위하여 안출된 본 발명은 피드백 회로를 이용하여 히스테리시스의 폭을 변화시킴으로써, 사용하는 각각의 VDD에 따라 일정한 히스테리시스를 갖는 슈미트 트리거 회로를 제공하는 데 그 목적이 있다.The present invention devised to solve the above problems is to provide a Schmitt trigger circuit having a constant hysteresis according to each VDD used by varying the width of the hysteresis using a feedback circuit.
도 1은 종래의 슈미트 트리거 회로를 나타낸 회로도,1 is a circuit diagram showing a conventional Schmitt trigger circuit,
도 2는 종래의 슈미트 트리거 회로의 동작에 따른 타이밍도,2 is a timing diagram according to the operation of a conventional Schmitt trigger circuit,
도 3은 본 발명의 일 실시예에 의한 와이드 전압에서 일정한 히스테리시스를 갖는 슈미트 트리거 회로의 회로도,3 is a circuit diagram of a Schmitt trigger circuit having a constant hysteresis at a wide voltage according to an embodiment of the present invention;
도 4는 본 발명의 일 실시예에 의한 와이드 전압에서 일정한 히스테리시스를 갖는 슈미트 트리거 회로의 동작에 따른 타이밍도,4 is a timing diagram according to an operation of a Schmitt trigger circuit having a constant hysteresis at a wide voltage according to an embodiment of the present invention;
도 5는 본 발명의 다른 일 실시예에 의한 와이드 전압에서 일정한 히스테리시스를 갖는 슈미트 트리거 회로를 나타낸 회로도이다.5 is a circuit diagram illustrating a Schmitt trigger circuit having a constant hysteresis at a wide voltage according to another embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
110 : 입출력부110: input and output unit
111 : 인버터111: inverter
120 : 히스테리시스폭 결정부120: hysteresis width determining unit
310 : 입출력 수단310: input and output means
311 : 제1 인버터311: first inverter
320 : 히스테리시스폭 조정 수단320: hysteresis width adjusting means
321 : 제2 인버터321: second inverter
상기 목적을 달성하기 위하여 본 발명의 와이드 전압에서 일정한 히스테리시스를 갖는 슈미트 트리거 회로는, 와이드 전압을 전원 전압으로 동작하는 슈미트 트리거 회로에 있어서, 입력 신호를 받아, 상기 입력 신호에 의한 출력 신호의 레벨의 상승 및 하강을 저지하는 노드를 제공하고, 상기 입력 신호의 변화에 민감하지 않은 신호를 출력하는 입출력 수단; 및 상기 와이드 전압의 레벨에 비례하는 논리 레벨을 갖는 VDD 선택 신호를 입력받고, 상기 VDD 선택 신호의 논리 레벨에 반비례하여 상기 입출력 수단에서 출력하는 신호의 히스테리시스폭을 증가시키는 히스테리시스폭 조정 수단을 포함한다.In order to achieve the above object, the Schmitt trigger circuit having a constant hysteresis at the wide voltage of the present invention is a Schmitt trigger circuit which operates a wide voltage as a power supply voltage, and receives an input signal to determine the level of the output signal by the input signal. Input / output means for providing a node for preventing rise and fall and outputting a signal insensitive to a change in the input signal; And hysteresis width adjusting means for receiving a VDD selection signal having a logic level proportional to the level of the wide voltage, and increasing the hysteresis width of the signal output from the input / output means in inverse proportion to the logic level of the VDD selection signal. .
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .
먼저, 도 3은 본 발명의 일 실시예에 의한 와이드 전압에서 일정한 히스테리시스를 갖는 슈미트 트리거 회로의 회로도로서, 본 발명의 와이드 전압에서 일정한 히스테리시스를 갖는 슈미트 트리거 회로는, 입출력 수단(310) 및 히스테리시스폭 조정 수단(320)을 포함한다.First, FIG. 3 is a circuit diagram of a Schmitt trigger circuit having a constant hysteresis at a wide voltage according to an embodiment of the present invention. The Schmitt trigger circuit having a constant hysteresis at a wide voltage according to the present invention includes an input / output means 310 and a hysteresis width. Adjusting means 320.
입출력 수단(310)은, 외부에서 신호를 입력받고, 이러한 입력 신호의 변화에 민감하지 않은 신호를 출력하는 역할을 한다. 여기서, 상기 입출력 수단(310)은, 제1 PMOS 트랜지스터(p31), 제2 PMOS 트랜지스터(p32), 제1 NMOS 트랜지스터(n31), 제2 NMOS 트랜지스터(n32) 및 제1 인버터(311)를 포함한다.The input / output means 310 receives a signal from the outside and outputs a signal that is not sensitive to the change of the input signal. The input / output unit 310 may include a first PMOS transistor p31, a second PMOS transistor p32, a first NMOS transistor n31, a second NMOS transistor n32, and a first inverter 311. do.
제1 PMOS 트랜지스터(p31)는, 소스 단자는 후술하는 제2 PMOS 트랜지스터(p32)의 드레인 단자에 연결되고, 드레인 단자는 후술하는 제1 NMOS 트랜지스터(n31)의 드레인 단자에 연결되며, 게이트 단자는 외부 입력에 연결된다.The first PMOS transistor p31 has a source terminal connected to the drain terminal of the second PMOS transistor p32 described later, the drain terminal connected to the drain terminal of the first NMOS transistor n31 described later, and the gate terminal It is connected to an external input.
또한, 제2 PMOS 트랜지스터(p32)는, 소스 단자는 VDD에 연결되고, 드레인 단자는 상기 제1 PMOS 트랜지스터(p31)의 소스 단자에 연결되며, 게이트 단자는 외부 입력에 연결된다.In addition, the second PMOS transistor p32 has a source terminal connected to VDD, a drain terminal connected to a source terminal of the first PMOS transistor p31, and a gate terminal connected to an external input.
한편, 제1 NMOS 트랜지스터(n31)는, 드레인 단자는 상기 제1 PMOS 트랜지스터(p31)의 드레인 단자에 연결되고, 소스 단자는 후술하는 제2 NMOS 트랜지스터(n32)의 드레인 단자에 연결되며, 게이트 단자는 외부 입력에 연결된다.Meanwhile, the first NMOS transistor n31 has a drain terminal connected to a drain terminal of the first PMOS transistor p31, and a source terminal connected to a drain terminal of a second NMOS transistor n32 described later, and a gate terminal. Is connected to the external input.
또한, 제2 NMOS 트랜지스터(n32)는, 드레인 단자는 상기 제1 NMOS 트랜지스터(n31)의 소스 단자에 연결되고, 게이트 단자는 외부 입력에 연결되며, 소스 단자는 접지된다.In addition, the second NMOS transistor n32 has a drain terminal connected to a source terminal of the first NMOS transistor n31, a gate terminal connected to an external input, and the source terminal is grounded.
한편, 제1 인버터(311)는, 입력 단자는 제1 PMOS 트랜지스터(p11)의 드레인 단자에 연결되고, 출력 단자는 외부 출력에 연결되어 신호를 반전하는 역할을 한다.Meanwhile, in the first inverter 311, an input terminal is connected to the drain terminal of the first PMOS transistor p11 and an output terminal is connected to an external output to invert a signal.
또한, 히스테리시스폭 조정 수단(320)은, VDD 선택 신호에 따라, 상기 입출력 수단(310)에서 출력되는 신호에 가변적인 히스테리시스폭을 제공하는데, 상기 VDD 선택 신호가 하이(High)인 경우에 히스테리시스 폭을 넓히는 역할을 한다. 여기서, 상기 히스테리시스폭 조정 수단(320)은, 제3 PMOS 트랜지스터(p33), 제4 PMOS 트랜지스터(p34), 제5 PMOS 트랜지스터(p35), 제2 인버터(321), 제3 NMOS 트랜지스터(n33), 제4 PMOS 트랜지스터(n34) 및 제5 NMOS 트랜지스터(n35)를 포함한다.In addition, the hysteresis width adjusting means 320 provides a variable hysteresis width to the signal output from the input / output means 310 according to the VDD selection signal, and the hysteresis width when the VDD selection signal is high. It serves to widen. Here, the hysteresis width adjusting means 320 includes a third PMOS transistor p33, a fourth PMOS transistor p34, a fifth PMOS transistor p35, a second inverter 321, and a third NMOS transistor n33. And a fourth PMOS transistor n34 and a fifth NMOS transistor n35.
제3 PMOS 트랜지스터(p33)는, 소스 단자는 VDD에 연결되고, 게이트 단자는 외부 출력에 연결되며, 드레인 단자는 상기 제1 PMOS 트랜지스터의 소스 단자에 연결된다.The third PMOS transistor p33 has a source terminal connected to VDD, a gate terminal connected to an external output, and a drain terminal connected to a source terminal of the first PMOS transistor.
또한, 제4 PMOS 트랜지스터(p34)는, 소스 단자는 후술하는 제5 PMOS 트랜지스터(p35)의 드레인 단자에 연결되고, 게이트 단자는 외부 출력에 연결되며, 드레인 단자는 상기 제3 PMOS 트랜지스터(p33)의 드레인 단자에 연결된다.In addition, the fourth PMOS transistor p34 has a source terminal connected to a drain terminal of a fifth PMOS transistor p35 described later, a gate terminal connected to an external output, and a drain terminal connected to the third PMOS transistor p33. Is connected to the drain terminal.
한편, 제5 PMOS 트랜지스터(p35)는, 소스 단자는 VDD에 연결되고, 게이트 단자는 후술하는 제2 인버터(321)의 출력 단자에 연결되며, 드레인 단자는 상기 제4 PMOS 트랜지스터(p34)의 소스 단자에 연결된다.Meanwhile, the fifth PMOS transistor p35 has a source terminal connected to VDD, a gate terminal connected to an output terminal of the second inverter 321 described later, and a drain terminal connected to a source of the fourth PMOS transistor p34. Connected to the terminal.
또한, 제2 인버터(321)는 VDD 선택 신호를 입력받아 반전하여 상기 제5 PMOS트랜지스터(p35)의 게이트 단자로 출력하는 역할을 한다.In addition, the second inverter 321 receives the VDD selection signal and inverts the same to output the gate terminal of the fifth PMOS transistor p35.
한편, 제3 NMOS 트랜지스터(n33)는, 소스 단자는 접지되고, 게이트 단자는 외부 출력에 연결되며, 드레인 단자는 상기 제1 NMOS 트랜지스터의 소스 단자에 연결된다.Meanwhile, in the third NMOS transistor n33, a source terminal is grounded, a gate terminal is connected to an external output, and a drain terminal is connected to a source terminal of the first NMOS transistor.
또한, 제4 NMOS 트랜지스터(n34)는, 소스 단자는 후술하는 제5 NMOS 트랜지스터(n35)의 드레인 단자에 연결되고, 게이트 단자는 외부 출력에 연결되며, 드레인 단자는 상기 제3 NMOS 트랜지스터(n33)의 드레인 단자에 연결된다.In addition, the fourth NMOS transistor n34 has a source terminal connected to a drain terminal of a fifth NMOS transistor n35 described later, a gate terminal connected to an external output, and a drain terminal connected to the third NMOS transistor n33. Is connected to the drain terminal.
한편, 제5 NMOS 트랜지스터(n35)는, 소스 단자는 접지되고, 게이트 단자는 VDD 선택 신호를 입력받으며, 드레인 단자는 상기 제4 NPMOS 트랜지스터(n34)의 소스 단자에 연결된다.Meanwhile, in the fifth NMOS transistor n35, the source terminal is grounded, the gate terminal receives the VDD select signal, and the drain terminal is connected to the source terminal of the fourth NPMOS transistor n34.
상술한 본 발명의 와이드 전압에서 일정한 히스테리시스를 갖는 슈미트 트리거 회로의 동작에 대하여 도 3 및 도 4를 참조하여 설명한다.The operation of the Schmitt trigger circuit having constant hysteresis at the wide voltage of the present invention described above will be described with reference to FIGS. 3 and 4.
VDD 선택 신호가 로우(Low)인 경우에는, 제4 PMOS 트랜지스터(p34), 제5 PMOS 트랜지스터(p35), 제4 PMOS 트랜지스터(n34) 및 제5 NMOS 트랜지스터(n35)가 OFF되고, 이에 따라 종래의 슈미트 트리거 회로가 제공하는 바와 같은 히스테리시스 폭이 제공된다(V1). 즉, 높은 VDD(VDD1)의 경우에는 히스테리시스 폭이 충분히 넓어, 조정하지 않을 수 있다.When the VDD selection signal is low, the fourth PMOS transistor p34, the fifth PMOS transistor p35, the fourth PMOS transistor n34, and the fifth NMOS transistor n35 are turned off, and accordingly, the conventional PMOS transistor p34 is turned off. The hysteresis width as provided by Schmitt's trigger circuit is provided (V1). That is, in the case of the high VDD (VDD1), the hysteresis width is wide enough, so that it may not be adjusted.
한편, VDD 선택 신호가 하이(High)인 경우에는, 제4 PMOS 트랜지스터(p34), 제5 PMOS 트랜지스터(p35), 제4 PMOS 트랜지스터(n34) 및 제5 NMOS트랜지스터(n35)가 ON되고, 이에 따라, 종래의 슈미트 트리거 회로(도 2의 V2 참조)에 비해 넓은 히스테리시스 폭(도 4의 V2)을 제공하는데, 이를 통하여, VDD의 변화에 영향을 받지않는 일정한 히스테리시스 폭을 제공한다. 즉, 낮은 VDD(VDD2)의 경우에는 제4 PMOS 트랜지스터(p34), 제5 PMOS 트랜지스터(p35), 제4 PMOS 트랜지스터(n34) 및 제5 NMOS 트랜지스터(n35)를 통해 히스테리시스 폭을 넓히는 것이다.On the other hand, when the VDD selection signal is high, the fourth PMOS transistor p34, the fifth PMOS transistor p35, the fourth PMOS transistor n34 and the fifth NMOS transistor n35 are turned on. Accordingly, a wider hysteresis width (V2 in FIG. 4) is provided compared to the conventional Schmitt trigger circuit (see V2 in FIG. 2), thereby providing a constant hysteresis width that is not affected by the change in VDD. That is, in the case of the low VDD (VDD2), the hysteresis width is widened through the fourth PMOS transistor p34, the fifth PMOS transistor p35, the fourth PMOS transistor n34, and the fifth NMOS transistor n35.
도 5는 본 발명의 다른 일 실시예에 의한 와이드 전압에서 일정한 히스테리시스를 갖는 슈미트 트리거 회로를 나타낸 회로도로서, 히스테리시스 조정 수단(520) 내에 제2k+4 PMOS 트랜지스터(p5(2k-1)), 제2k+5 PMOS 트랜지스터(p5(2k)), 제k+2 인버터(52(k)), 제2k+4 PMOS 트랜지스터(n5(2k-1)) 및 제2k+5 NMOS 트랜지스터(n5(2k))를 한 반복 단위로 자연수인 k가 증가하는 방식으로 부가하여 포함한다는 점을 제외하면 도 4에 도시된 본 발명의 일 실시예에 의한 와이드 전압에서 일정한 히스테리시스를 갖는 슈미트 트리거 회로와 동일하므로 구체적인 설명은 생략한다.FIG. 5 is a circuit diagram illustrating a Schmitt trigger circuit having a constant hysteresis at a wide voltage according to another embodiment of the present invention, wherein the second k + 4 PMOS transistor p5 (2k-1) and the second hysteresis adjusting unit 520 are formed. 2k + 5 PMOS transistor p5 (2k), k + 2 inverter 52 (k), second k + 4 PMOS transistor n5 (2k-1) and second k + 5 NMOS transistor n5 (2k) ) Is the same as the Schmitt trigger circuit having a constant hysteresis at the wide voltage according to the embodiment of the present invention, except that the natural number k is added in one repeating unit. Is omitted.
상기 제2k+4 PMOS 트랜지스터(p5(2k-1)), 상기 제2k+5 PMOS 트랜지스터(p5(2k)), 상기 제k+2 인버터(52(k)), 상기 제2k+4 PMOS 트랜지스터(n5(2k-1)) 및 상기 제2k+5 NMOS 트랜지스터(n5(2k))는 상술한 제4 PMOS 트랜지스터(p34), 제5 PMOS 트랜지스터(p35), 제2 인버터(321), 제4 PMOS 트랜지스터(n34) 및 제5 NMOS 트랜지스터(n35)와 동일한 방식으로 제k VDD 선택 신호에 의해 ON/OFF되므로, 상술한 다른 실시예에 의한 슈미트 트리거 회로는 셋이상의 VDD를 갖는 장치에 적용될 수 있다.The second k + 4 PMOS transistor p5 (2k-1), the second k + 5 PMOS transistor p5 (2k), the k + 2 inverter 52 (k), and the second k + 4 PMOS transistor n5 (2k-1) and the second k + 5 NMOS transistor n5 (2k) are the above-described fourth PMOS transistor p34, fifth PMOS transistor p35, second inverter 321, and fourth Since the PMOS transistor n34 and the fifth NMOS transistor n35 are turned on / off by the k-th VDD selection signal, the Schmitt trigger circuit according to another embodiment described above can be applied to an apparatus having three or more VDDs. .
이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains, and the foregoing embodiments and the accompanying drawings. It is not limited to.
본 발명은, 피드백 회로를 이용하여 히스테리시스의 폭을 변화시킴으로써, 사용하는 각각의 VDD에 따라 일정한 히스테리시스를 가지므로, VDD와 무관하게 일정한 히스테리시스 폭을 유지해야 하는 저전압 감지 회로에 적용할 수 있는 이점이 있다.According to the present invention, since the hysteresis width is changed by using a feedback circuit, the hysteresis has a constant hysteresis according to each VDD used. Therefore, the present invention can be applied to a low voltage sensing circuit that must maintain a constant hysteresis width irrespective of VDD. have.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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