KR20020002542A - Power on reset circuit - Google Patents

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KR20020002542A
KR20020002542A KR1020000036749A KR20000036749A KR20020002542A KR 20020002542 A KR20020002542 A KR 20020002542A KR 1020000036749 A KR1020000036749 A KR 1020000036749A KR 20000036749 A KR20000036749 A KR 20000036749A KR 20020002542 A KR20020002542 A KR 20020002542A
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power
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Application number
KR1020000036749A
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Inventor
이성근
Original Assignee
박종섭
주식회사 하이닉스반도체
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

Abstract

PURPOSE: A power-on reset circuit is provided to activate a reset signal in spite of a long ramp time of supply voltage in an initial state by adding a positive feedback circuit to a power-on reset circuit. CONSTITUTION: A sense portion(200) is used for sensing a rising state of power. An input portion(210) is used for receiving an output signal from the sense portion(200) and an outer reset signal from an external pad. A schmitt buffer(220) is operated in a predetermined level of supply voltage according to an output signal of the input portion(210). A positive feedback charge portion(230) receives a feedback output signal of the schmitt buffer(220) and boosts a voltage level of an output signal of the sense portion(200). An output portion(240) is used for receiving and outputting an output of the schmitt buffer(220). A pulse time width is controller by using an inverter(231) of the positive feedback charge portion(230).

Description

파워 온 리셋 회로{Power on reset circuit}Power on reset circuit

본 발명은 반도체 집적 회로에 관한 것으로, 특히 칩에 파워가 인가되었을때 칩을 리셋하는 파워 온 리셋(Power on reset) 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly to a power on reset circuit that resets a chip when power is applied to the chip.

일반적으로, 칩에 파워를 인가하였을 때 칩의 모든 로직들에 파워가 인가되는 것을 알리고 리셋하기 위하여 파워 온 리셋 회로가 필요하다. 이러한 파워 온 리셋 회로는 집적회로 카드(IC Card)에서 칩의 보안을 위해서도 사용되는데 통상적인 집적회로의 리셋 회로에도 사용이 가능하다.In general, a power-on reset circuit is required to inform and reset when all the logics of the chip are powered when the chip is powered. Such a power-on reset circuit is also used for chip security in an integrated circuit card (IC Card), but can also be used for a reset circuit of a typical integrated circuit.

도1은 종래기술의 파워 온 리셋 회로의 상세한 회로도이다.1 is a detailed circuit diagram of a power-on reset circuit of the prior art.

도1을 참조하면, 종래기술의 파워 온 리셋 회로는 전원전압단과 노드1 사이에 연결된 캐패시터(100)와, 상기 노드1과 접지단 사이에 형성된 저항(110)과, 상기 노드1의 신호를 입력받는 제1인버터(120)와, 상기 제1인버터(120)의 출력을 입력받아 리셋신호(reset)를 출력하는 제2인버터(130)를 구비한다.Referring to FIG. 1, the power-on reset circuit of the prior art inputs a capacitor 100 connected between a power supply voltage terminal and node 1, a resistor 110 formed between the node 1 and a ground terminal, and a signal of the node 1. It receives a first inverter 120 and a second inverter 130 for receiving the output of the first inverter 120 and outputs a reset signal (reset).

상기 도1은 캐패시터(100)와 저항(110)을 사용하여 전압레벨을 검출하는 것으로써, 전압이 칩에 가해지면 상기 캐패시터(100)의 전하가 차지되고, 이 때 전압의 증가에 따라 상기 리셋신호(reset)가 활성화된다.FIG. 1 detects a voltage level by using a capacitor 100 and a resistor 110. When voltage is applied to a chip, the charge of the capacitor 100 is occupied. The signal reset is activated.

상기 저항(110)을 통하여 상기 노드1에 차지된 전하가 방전되면 상기 리셋신호(reset)는 논리 로우가 된다. 그러나 전압의 램프 타임(Ramp Time) - 전원전압이 초기에 0V에서 전원전압 레벨로 상승하는 시간 - 이 길어지면 상기 노드1의 전하가 제대로 차지되지 않아 상기 리셋신호(reset)가 제대로 발생하지 않는 문제점이 방생한다.When the charge in the node 1 is discharged through the resistor 110, the reset signal becomes a logic low. However, the ramp time of the voltage-the time when the power supply voltage initially rises from 0V to the power supply voltage level-becomes longer, and the reset signal is not properly generated because the charge of the node 1 is not properly charged. This will happen.

도2는 종래기술의 동작 특성을 나타내는 타이밍도이다.2 is a timing diagram showing operating characteristics of the prior art.

도2를 참조하면, 종래기술에서는 리셋신호가 전원전압이 상승하는 중간에 논리 로우로 떨어지는 것을 알 수있다. 그러므로 전압 램프 타임에 의해 상기 리셋신호가 제대로 발생하지 않는다.Referring to FIG. 2, it can be seen in the related art that the reset signal falls to a logic low in the middle of the increase in the power supply voltage. Therefore, the reset signal is not properly generated by the voltage ramp time.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 정궤환 피드백 회로를 추가하여 초기에 전원전압이 상승하는 사간(Ramp Time)이 길어져도 리셋신호를 활성화시키는 파워 온 리셋 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and by adding a positive feedback feedback circuit, a power-on reset circuit for activating the reset signal even when the ramp time at which the power supply voltage initially increases is increased. The purpose is to provide.

도1은 종래기술의 파워 온 리셋 회로의 상세한 회로도,1 is a detailed circuit diagram of a power-on reset circuit of the prior art;

도2는 종래기술의 동작 특성을 나타내는 타이밍도,2 is a timing diagram showing operation characteristics of the prior art;

도3는 본 발명의 파워 온 리셋 회로의 상세한 회로도,3 is a detailed circuit diagram of a power-on reset circuit of the present invention;

도4는 본발명의 파워 온 리셋 회로의 동작을 나타내는 타이밍도,4 is a timing diagram showing the operation of the power-on reset circuit of the present invention;

도5는 입력부의 출력 전압 변화와 상기 쉬미트 버퍼의 전압 특성을 나타내는 타이밍도.Fig. 5 is a timing diagram illustrating a change in output voltage of an input unit and voltage characteristics of the Schmitt buffer.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200 : 감지부 210 : 입력부200: detection unit 210: input unit

220 : 쉬미트 버퍼 230 : 정궤환 차지부220: Schmitt buffer 230: positive feedback charge

240 : 출력부240: output unit

상기 목적을 달성하기 위하여 본 발명은 반도체 집적 회로에 있어서, 전원전압이 상승하는 것을 감지하기 위한 감지부; 상기 감지부의 출력신호와 외부 패드로부터 외부리셋신호를 입력받는 입력부; 상기 입력부의 출력신호를 입력받아 전원전압의 일정 레벨에서 동작하는 쉬미트 버퍼; 상기 쉬미트 버퍼의 출력을 피드백받아 상기 감지부의 출력신호의 전압레벨을 상승시키기 위한 정궤환 차지부; 및 상기 쉬미트 버퍼의 출력을 입력받아 출력하기위한 출력부를 포함하여 이루어진다.In order to achieve the above object, the present invention provides a semiconductor integrated circuit, comprising: a sensing unit for sensing an increase in a power supply voltage; An input unit configured to receive an output signal of the detector and an external reset signal from an external pad; A Schmitt buffer which receives the output signal of the input unit and operates at a predetermined level of a power supply voltage; A positive feedback charge unit for increasing the voltage level of the output signal of the detector by receiving the output of the Schmitt buffer; And an output unit configured to receive and output the output of the Schmitt buffer.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도3는 본 발명의 파워 온 리셋 회로의 상세한 회로도이다.3 is a detailed circuit diagram of the power-on reset circuit of the present invention.

도3를 참조하면, 본 발명의 파워 온 리셋 회로는 파워가 상승하는 것을 감지하기 위한 감지부(200)와, 상기 감지부(200)의 출력신호와 외부 패드로부터 외부리셋신호를 입력받는 입력부(210)와, 상기 입력부(210)의 출력신호를 입력받아 전원전압의 일정 레벨에서 동작하는 쉬미트(schmit) 버퍼(220)와, 상기 쉬미트 버퍼(220)의 출력을 피드백받아 상기 감지부(200)의 출력신호의 전압레벨을 상승시키기 위한 정궤환 차지부(230)와, 상기 쉬미트 버퍼(220)의 출력을 입력받아 출력하기위한 출력부(240)를 구비한다.Referring to FIG. 3, the power-on reset circuit of the present invention includes a sensing unit 200 for sensing power rise, an input unit for receiving an output signal of the sensing unit 200 and an external reset signal from an external pad ( 210, a schmitt buffer 220 that receives the output signal of the input unit 210 and operates at a predetermined level of a power supply voltage, and receives the output of the schmitt buffer 220 from the sensing unit. And a positive feedback charge unit 230 for raising the voltage level of the output signal of the output signal 200 and an output unit 240 for receiving and outputting the output of the Schmitt buffer 220.

구체적으로, 상기 감지부(200)는 전원전압과 자신의 출력노드인 노드1 사이에 형성된 피모스 캐패시터(201)와, 상기 노드1에 게이트단과 드레인단이 접속되어 있고 소스단이 접지단에 연결되어 있는 엔모스트랜지스터(202)를 구비한다.Specifically, the sensing unit 200 has a PMOS capacitor 201 formed between the power supply voltage and its output node, Node 1, and a gate terminal and a drain terminal connected to the node 1, and a source terminal connected to the ground terminal. The enMOS transistor 202 is provided.

구체적으로, 상기 입력부(210)는 게이트단으로 상기 감지부(200)의 출력신호를 입력받고 소스-드레인 경로가 전원전압단과 자신의 출력 노드인 노드2 사이에 형성된 피모스트랜지스터(211)와, 외부의 리셋신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 노드2와 접지단 사이에 형성된 엔모스트랜지스터(212)와, 상기 외부 리셋신호를 입력받는 노드와 접지단 사이에 연결된 저항(213)과, 상기 노드2와 접지단 사이에 형성된 엔모스 캐패시터(214)를 구비한다.In detail, the input unit 210 receives an output signal of the sensing unit 200 through a gate terminal, and a PMOS transistor 211 having a source-drain path formed between a power supply voltage terminal and node 2 which is its output node; An MOS transistor 212 formed by receiving an external reset signal through the gate terminal and having a source-drain path formed between the node 2 and the ground terminal, and a resistor 213 connected between the node receiving the external reset signal and the ground terminal. And an NMOS capacitor 214 formed between the node 2 and the ground terminal.

구체적으로, 상기 쉬미트 버퍼(220)는 상기 입력부(210)의 출력신호를 게이트단으로 입력받고 전원전압과 노드3에 직렬연결된 제1 및 제2 피모스트랜지스터(221, 222)와, 상기 상기 입력부(210)의 출력 신호를 게이트단으로 입력받고 상기 노드3와 접지단 사이에 직렬 연결된 제1 및 제2 엔모스트랜지스터(223, 224)와, 상기 노드3의 신호를 입력받는 인버터(227)와, 상기 인버터(227)의 출력 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 상기 제1 및 제2 피모스트랜지스터(221, 222)의 연결 노드 사이에 형성된 제3피모스트랜지스터(225)와, 상기 인버터(227)의 출력신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제1 및 제2엔모스트랜지스터(223, 224)의 연결 노드와 접지단 사이에 형성된 제3엔모스트랜지스터(226)를 구비한다.In detail, the Schmitt buffer 220 receives first and second PMOS transistors 221 and 222 connected in series with a power supply voltage and a node 3 by receiving an output signal of the input unit 210 as a gate terminal. First and second NMOS transistors 223 and 224 connected in series between the node 3 and the ground terminal, and the inverter 227 for receiving the signal of the node 3. And a third PMOS transistor having an output signal of the inverter 227 inputted to a gate terminal and a source-drain path formed between a power supply voltage terminal and a connection node of the first and second PMOS transistors 221 and 222. 225 and a third NMOS having an output signal of the inverter 227 as a gate terminal and a source-drain path formed between a connection node of the first and second NMOS transistors 223 and 224 and a ground terminal. The transistor 226 is provided.

구체적으로, 상기 정궤환 차지부(230)는 상기 쉬미트 버퍼(220)의 출력신호를 궤환하여 입력받는 인버터(231)와, 상기 인버터(231)의 출력 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 상기 감지부(200)의 출력 노드인 노드1 사이에 형성된 피모스트랜지스터(232)를 구비한다.Specifically, the positive feedback charging unit 230 receives an inverter 231 that receives the output signal of the Schmitt buffer 220 and an output signal of the inverter 231 through a gate terminal, and then source-drains the input signal. A path includes a PMOS transistor 232 formed between a power supply voltage terminal and node 1 which is an output node of the sensing unit 200.

구체적으로, 상기 출력부(240)는 상기 쉬미트 버퍼(220)의 출력 신호를 입력받아 리셋신호(reset)를 출력하는 인버터(240)를 구비한다.Specifically, the output unit 240 includes an inverter 240 for receiving an output signal of the Schmitt buffer 220 and outputting a reset signal.

먼저 동작을 설명하면, 전압이 인가되면 상기 노드1은 상기 피모스 캐패시터(201)에 의해 차지되어 전압의 증가에 의해 논리 하이 값을 갖는다. 그러면 상기 리셋신호는 논리 하이 값을 갖고, 전압이 안정된 후 상기 감지부(200)의 엔모스트랜지스터(202)에 의해 디스차지(discharge)가 발생하면 상기 노드1은 논리 로우 값을 가지고 상기 리셋신호는 논리 로우가 되고 칩은 리셋된 후 대기 상태가 된다.First, when the voltage is applied, the node 1 is occupied by the PMOS capacitor 201 and has a logic high value due to an increase in voltage. Then, the reset signal has a logic high value, and if discharge occurs by the nMOS transistor 202 of the sensing unit 200 after the voltage is stabilized, the node 1 has a logic low value and the reset signal. Goes logic low and the chip is idle after it is reset.

본 발명에서는 저압의 램프 타임(Ramp Time)에 의해 리셋 신호가 크게 영향을 받는 것을 줄이기 위해 상기 정궤환 차지부(230)를 추가하고 상기 정궤환 차지부(232)의 피모스트랜지스터(232)의 입력 전압을 조절하기 위해 상기 쉬미트 버퍼(220)을 추가하였다.In the present invention, the positive feedback charging unit 230 is added to reduce the influence of the reset signal largely affected by the ramp time of the low pressure, and the PMOS transistor 232 of the positive feedback charging unit 232 is added. The Schmitt buffer 220 was added to adjust the input voltage.

그리고 상기 정궤환 차지부(230)의 인버터(231)는 상기 리셋신호의 펄스 타임 위쓰(Pulse Time Width)를 조절하기 위한 것이다.In addition, the inverter 231 of the positive feedback charging unit 230 is for adjusting the pulse time width of the reset signal.

전압이 인가되면 상기 노드1은 상기 감지부(200)의 피모스캐패시터(201)와 상기 정궤환 차지부(230)의 피모스트랜지스터(232)에 의해 차지가 되고 상기 감지부(200)의 엔모스트랜지스터(202)에 의해 디스차지가 이루어진다. 상기 입력부(210)의 엔모스캐패시터(214)는 상기 입력부(210)의 피모스트랜지스터(211)이 턴-온되어야 차지가 이루어지는데 초기에 상기 노드1이 논리 하이 값을 가지므로 상기 입력부(210)의 피모스트랜지스터(211)가 턴-오프되어 논리 로우 값을 갖는다. 전압이 올라가면서 상기 감지부(200)의 엔모스트랜지스터(202)를 통해 디스차지되는 전하가 상기 감지부(200)의 피모스캐패시터(201)와 상기 정궤환 차지부(201)의 피모스트랜지스터(232)를 통해 차지되는 전하보다 많아 논리 하이에서 논리 로우로 떨어진다.When a voltage is applied, the node 1 is charged by the PMOS capacitor 201 of the sensing unit 200 and the PMOS transistor 232 of the positive feedback charging unit 230, and the yen of the sensing unit 200 is charged. The discharge is performed by the MOS transistor 202. The NMOS capacitor 214 of the input unit 210 is charged when the PMOS transistor 211 of the input unit 210 is turned on. Initially, since the node 1 has a logic high value, the input unit 210 is charged. PIM transistor 211 is turned off to have a logic low value. As the voltage rises, the charge discharged through the nMOS transistor 202 of the sensing unit 200 is transferred to the PMOS capacitor 201 of the sensing unit 200 and the PMOS transistor of the positive feedback charging unit 201. More than the charge charged through 232 falls from logic high to logic low.

그러나 상기 쉬미트 버퍼(220)의 논리 하이에서 논리 로우로의 전환 혹은 논리 로우에서 논리 하이로의 전환의 문턱전압 값이 이동되어 상기 노드2의 전압값이 5V 전압 기준으로 3.5V가 되어야 변하기 시작하므로 상기 리셋신호는 계속 전압을 따라 올라간다.However, since the threshold voltage value of the transition from the logic high to the logic low or the logic low to the logic high of the Schmitt buffer 220 is shifted, the node 2 does not start to change until the voltage value of the node 2 becomes 3.5V based on the 5V voltage. The reset signal continues to rise along with the voltage.

그러므로 상기 리셋신호는 기존의 파워 온 리셋 회로부다 좋은 파워의 램프타임(Ramp Time) 특성을 가질 수 있다.Therefore, the reset signal may have a good ramp time characteristic of a conventional power-on reset circuit.

그리고 상기 정궤환 차지부(230)의 인버터(231)를 사용하여 추가로 리셋신호의 펄스 폭을 조절할 수 있다.The pulse width of the reset signal may be further adjusted by using the inverter 231 of the positive feedback charging unit 230.

또한, 내부 파워 온 리셋 외에 외부리셋신호 기능이 필요한 경우 상기 입력부(210)의 엔모스트랜지스터(212)와 저항(213)을 추가하여 액티브 논리 값이 하이인 외부리셋신호를 사용할 수 있다.In addition, when an external reset signal function is required in addition to the internal power-on reset, an external reset signal having an active logic value of high may be used by adding the nMOS transistor 212 and the resistor 213 of the input unit 210.

도4는 본발명의 파워 온 리셋 회로의 동작을 나타내는 타이밍도이다.4 is a timing diagram showing the operation of the power-on reset circuit of the present invention.

도4를 참조하면, 상기 리셋신호가 전원전압이 5V로 충분히 상승하였을 때 논리 로우로 떨어지는 것을 알 수 있다. 그러므로 리셋 신호의 램프 타임에 대한 특성이 향상되었고 외부 리셋신호에 대하여도 제대로 동작하게 된다.Referring to Figure 4, it can be seen that the reset signal falls to a logic low when the power supply voltage is sufficiently raised to 5V. Therefore, the characteristics of the lamp time of the reset signal are improved, and the external reset signal operates properly.

도5는 상기 노드2의 전압 변화와 상기 쉬미트 버퍼의 전압 특성을 나타내는 타이밍도이다.5 is a timing diagram illustrating a voltage change of the node 2 and a voltage characteristic of the Schmitt buffer.

도5를 참조하면, 상기 노드2가 전원전압을 따라서 동작하는데 반하여 상기 쉬미트 버퍼(220)의 출력인 노드3는 전원전압보다 늦게 상승하는 것을 알 수 있다. 그러므로 상기 쉬미트 버퍼(220)의 동작 전압이 높아져서 긴 램프 타임에도 충분히 동작하게 된다.Referring to FIG. 5, it can be seen that while the node 2 operates according to the power supply voltage, the node 3, which is the output of the Schmitt buffer 220, rises later than the power supply voltage. Therefore, the operating voltage of the Schmitt buffer 220 is increased to sufficiently operate even a long ramp time.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 본 발명은 내부 파워 온 리셋 회로를 사용하는 칩의 리셋신호의 특성을 향상시켜 칩의 신뢰성을 가져올 수 있고 외부에서 리셋하는 기능도 추가하여 칩을 테스트할 때도 용이하게 사용할 수가 있다.As described above, the present invention improves the characteristics of the reset signal of the chip using the internal power-on reset circuit, thereby bringing the reliability of the chip, and can be used easily when testing the chip by adding a function of externally resetting.

Claims (6)

반도체 집적 회로의 파워온 리셋회로에 있어서,In a power-on reset circuit of a semiconductor integrated circuit, 전원전압이 상승하는 것을 감지하기 위한 감지부;A detector for detecting a rise in power supply voltage; 상기 감지부의 출력신호와 외부 패드로부터 외부리셋신호를 입력받는 입력부;An input unit configured to receive an output signal of the detector and an external reset signal from an external pad; 상기 입력부의 출력신호를 입력받아 전원전압의 일정 레벨에서 동작하는 쉬미트 버퍼;A Schmitt buffer which receives the output signal of the input unit and operates at a predetermined level of a power supply voltage; 상기 쉬미트 버퍼의 출력을 피드백받아 상기 감지부의 출력신호의 전압레벨을 상승시키기 위한 정궤환 차지부; 및A positive feedback charge unit for increasing the voltage level of the output signal of the detector by receiving the output of the Schmitt buffer; And 상기 쉬미트 버퍼의 출력을 입력받아 출력하기위한 출력부Output unit for receiving and outputting the output of the Schmitt buffer 를 포함하여 이루어진 파워 온 리셋 회로.Power-on reset circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 감지부는,The detection unit, 전원전압과 자신의 출력노드인 제1노드 사이에 형성된 피모스 캐패시터; 및A PMOS capacitor formed between the power supply voltage and the first node as its output node; And 상기 제1노드에 게이트단과 드레인단이 접속되어 있고 소스단이 접지단에 연결되어 있는 엔모스트랜지스터An NMOS transistor having a gate terminal and a drain terminal connected to the first node, and a source terminal connected to the ground terminal. 를 포함하여 이루어진 것을 특징으로 하는 파워 온 리셋 회로.Power-on reset circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 입력부는,The input unit, 게이트단으로 상기 감지부의 출력신호를 입력받고 소스-드레인 경로가 전원전압단과 자신의 출력 노드인 제2노드 사이에 형성된 피모스트랜지스터;A PMOS transistor whose input signal is input to the gate terminal and whose source-drain path is formed between a power supply voltage terminal and a second node which is an output node thereof; 외부의 리셋신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제2노드와 접지단 사이에 형성된 엔모스트랜지스터;An NMOS transistor receiving an external reset signal through a gate terminal and having a source-drain path formed between the second node and a ground terminal; 상기 외부 리셋신호를 입력받는 노드와 접지단 사이에 연결된 저항; 및A resistor connected between the node receiving the external reset signal and a ground terminal; And 상기 제2노드와 접지단 사이에 형성된 엔모스 캐패시터An NMOS capacitor formed between the second node and the ground terminal 를 포함하여 이루어진 것을 특징으로 하는 파워 온 리셋 회로.Power-on reset circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 쉬미트 버퍼는,The Schmitt buffer, 상기 입력부의 출력신호를 게이트단으로 입력받고 전원전압과 제3노드에 직렬연결된 제1 및 제2 피모스트랜지스터;First and second PMOS transistors which receive an output signal from the input unit through a gate terminal and are connected in series with a power supply voltage and a third node; 상기 상기 입력부의 출력 신호를 게이트단으로 입력받고 상기 제3노드와 접지단 사이에 직렬 연결된 제1 및 제2 엔모스트랜지스터;First and second NMOS transistors which receive the output signal of the input unit through a gate terminal and are connected in series between the third node and a ground terminal; 상기 제3노드의 신호를 입력받는 인버터;An inverter receiving the signal of the third node; 상기 인버터의 출력 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 상기 제1 및 제2 피모스트랜지스터의 연결 노드 사이에 형성된 제3피모스트랜지스터; 및A third PMOS transistor receiving an output signal of the inverter through a gate terminal and having a source-drain path formed between a power supply voltage terminal and a connection node of the first and second PMOS transistors; And 상기 인버터의 출력신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제1 및 제2엔모스트랜지스터의 연결 노드와 접지단 사이에 형성된 제3엔모스트랜지스터A third NMOS transistor having an output signal of the inverter input to a gate terminal and a source-drain path formed between a connection node of the first and second NMOS transistors and a ground terminal; 를 포함하여 이루어진 것을 특징으로 하는 파워 온 리셋 회로.Power-on reset circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 정궤환 차지부는,The positive feedback charge portion, 상기 쉬미트 버퍼의 출력신호를 궤환하여 입력받는 인버터; 및An inverter receiving the output signal of the Schmitt buffer and receiving the feedback signal; And 상기 인버터의 출력 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 상기 감지부의 출력 노드 사이에 형성된 피모스트랜지스터A PMOS transistor having an output signal of the inverter input to a gate terminal and a source-drain path formed between a power supply voltage terminal and an output node of the sensing unit. 를 포함하여 이루어진 것을 특징으로 하는 파워 온 리셋 회로.Power-on reset circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 출력부는 상기 쉬미트 버퍼의 출력 신호를 입력받아 리셋신호를 출력하는 인버터를 포함하여 이루어진 것을 특징으로 하는 파워 온 리셋 회로.And the output unit includes an inverter configured to receive an output signal of the Schmitt buffer and output a reset signal.
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* Cited by examiner, † Cited by third party
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KR100429553B1 (en) * 2002-03-28 2004-05-03 주식회사 하이닉스반도체 Schmitt trigger circuit having constant hystersis in wide voltage
KR100724662B1 (en) * 2005-03-17 2007-06-04 가부시끼가이샤 도시바 Semiconductor device for generating power on reset signal
CN107733407A (en) * 2017-11-03 2018-02-23 中国电子科技集团公司第五十四研究所 A kind of fast charging and discharging and resetting time controllable electrification reset circuit
CN112202433A (en) * 2020-10-22 2021-01-08 联芸科技（杭州）有限公司 Power-on reset circuit

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