KR100889596B1 - Multi-schumitt trigger circuit - Google Patents

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Abstract

본 발명의 다중 슈미트 트리거 회로는, 복수개의 트랜지스터를 턴온/오프 제어함으로써, 히스테리시스 특성을 변화시키고, 이를 통하여 잡음 성분의 변화에 대응할 수 있는 다중 슈미트 트리거 회로를 제공하는데 그 목적이 있다.An object of the present invention is to provide a multi-schmitt trigger circuit that can change hysteresis characteristics and thereby respond to changes in noise components by turning on / off control of a plurality of transistors.

상기 목적을 달성하기 위하여 본 발명은, 입력 단자를 통하여 외부에서 신호를 입력받고, 이러한 입력 신호의 변화에 민감하지 않은 신호를 출력 단자를 통하여 출력하는 입출력 수단; 및 복수개의 외부 제어 신호에 따라, 상기 입출력 수단에서 출력되는 신호에 가변적인 히스테리시스폭을 제공하는 히스테리시스폭 조정 수단을 포함한다.
In order to achieve the above object, the present invention includes an input and output means for receiving a signal from the outside through the input terminal, and outputs a signal which is not sensitive to the change of the input signal through the output terminal; And hysteresis width adjusting means for providing a variable hysteresis width to a signal output from the input / output means according to a plurality of external control signals.

슈미트 트리거, MOS, 잡음 제거, 히스테리시스Schmitt Trigger, MOS, Noise Rejection, Hysteresis

Description

다중 슈미트 트리거 회로{MULTI-SCHUMITT TRIGGER CIRCUIT} Multiple Schmitt Trigger Circuits {MULTI-SCHUMITT TRIGGER CIRCUIT}             

도 1은 종래의 슈미트 트리거 회로를 나타낸 회로도,1 is a circuit diagram showing a conventional Schmitt trigger circuit,

도 2는 본 발명의 일 실시예에 의한 다중 슈미트 트리거 회로를 나타낸 예시도,2 is an exemplary view showing a multi-schmitt trigger circuit according to an embodiment of the present invention,

도 3은 본 발명의 일 실시예에 의한 다중 슈미트 트리거 회로 내에 장착된 히스테리시스폭 조정 수단을 나타낸 회로도.3 is a circuit diagram showing hysteresis width adjusting means mounted in a multiple schmitt trigger circuit according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

210 : 입출력 수단 220 : 히스테리시스폭 조정 수단
210: input and output means 220: hysteresis width adjusting means

본 발명은 다중 슈미트 트리거 회로에 관한 것으로, 특히, 입력 신호에 잡음이 많은 경우, 또는 잡음에 민감한 신호를 처리하는 경우에 잡음 마진을 확보할 수 있는 다중 슈미트 트리거 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-schmitt trigger circuit, and more particularly, to a multi-schmitt trigger circuit that can secure a noise margin when the input signal is noisy or when processing a signal sensitive to noise.

일반적으로, 슈미트 트리거 회로는, 히스테리시스(hysterisis) 특성을 갖도 록 한 비교기로서, 비교기는 하나의 전압을 다른 기준 전압과 비교하기 위한 것인데, 비교기의 입력 측에 나타나는 잡음 전압은 출력 측에 오차를 유발하기 때문에 비교기가 잡음에 둔감하게 작용하도록 히스테리시스 정궤환법을 사용한다. 히스테리시스는 입력 전압이 높은 값에서 낮은 값으로 갈 때보다 낮은 값에서 높은 값으로 갈 때가 높은 레벨이 되므로, 2개의 트리거 레벨이 오프셋(offset) 또는 지연되는 특성을 이용하여 입력에 포함된 약간의 잡음은 출력에 영향을 미치지 못하도록 한 것이다.In general, a Schmitt trigger circuit is a comparator that has hysteresis characteristics, and a comparator is for comparing one voltage with another reference voltage, and a noise voltage appearing on the input side of the comparator causes an error on the output side. Therefore, the hysteresis positive feedback method is used to make the comparator insensitive to noise. Hysteresis is a higher level when the input voltage goes from a higher value to a lower value than when going from a high value to a low value, so that the two trigger levels are offset or delayed so that there is some noise contained in the input. Does not affect the output.

도 1은 종래의 슈미트 트리거 회로를 나타낸 회로도로서, 소스 단자는 전원 전압에 연결되고, 게이트 단자는 입력 단자(IN)에 연결되는 제1 PMOS 트랜지스터(P1); 소스 단자는 제1 PMOS 트랜지스터(P1)의 게이트 단자에 연결되고, 게이트 단자는 입력 단자(IN)에 연결되며, 드레인 단자는 출력 단자(OUT)를 형성하는 제2 PMOS 트랜지스터(P2); 드레인 단자는 제1 PMOS 트랜지스터(P1)의 드레인 단자에 연결되고, 소스 단자는 전원 전압에 연결된 제3 PMOS 트랜지스터(P3); 소스 단자는 접지되고, 게이트 단자는 입력 단자(IN)에 연결되는 제1 NMOS 트랜지스터(N1); 소스 단자는 제1 NMOS 트랜지스터(N1)의 드레인 단자에 연결되고, 게이트 단자는 입력 단자(IN)에 연결되며, 드레인 단자는 제2 PMOS 트랜지스터(P2)의 드레인 단자에 연결된 제2 NMOS 트랜지스터(N2); 및 게이트 단자는 제3 PMOS 트랜지스터(P3)의 게이트 단자에 연결되고, 드레인 단자는 제1 NMOS 트랜지스터(N1)의 드레인 단자에 연결되며, 소스단자는 접지된 제3 NMOS 트랜지스터(N3)를 포함한다. 1 is a circuit diagram illustrating a conventional Schmitt trigger circuit, in which a source terminal is connected to a power supply voltage and a gate terminal is connected to an input terminal IN; A second PMOS transistor P2 having a source terminal connected to a gate terminal of the first PMOS transistor P1, a gate terminal connected to an input terminal IN, and a drain terminal forming an output terminal OUT; A drain terminal is connected to the drain terminal of the first PMOS transistor P1, and the source terminal is a third PMOS transistor P3 connected to a power supply voltage; A first NMOS transistor N1 having a source terminal grounded and a gate terminal connected to an input terminal IN; The source terminal is connected to the drain terminal of the first NMOS transistor N1, the gate terminal is connected to the input terminal IN, and the drain terminal is connected to the drain terminal of the second PMOS transistor P2. ); And a gate terminal is connected to the gate terminal of the third PMOS transistor P3, a drain terminal is connected to the drain terminal of the first NMOS transistor N1, and the source terminal includes a grounded third NMOS transistor N3. .                         

그러나, 상술한 종래의 슈미트 트리거 회로는, 히스테리시스 특성에 있어서 일정한 값으로 고정되어 있으므로, 입력 신호에 포함된 잡음 성분이 변하는 경우에 맞추어 히스테리시스 특성을 변화시킬 수 없는 문제점이 있다.
However, the conventional Schmitt trigger circuit described above is fixed at a constant value in hysteresis characteristics, and thus there is a problem in that the hysteresis characteristics cannot be changed in accordance with a change in the noise component included in the input signal.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 복수개의 트랜지스터를 턴온/오프 제어함으로써, 히스테리시스 특성을 변화시키고, 이를 통하여 잡음 성분의 변화에 대응할 수 있는 다중 슈미트 트리거 회로를 제공하는데 그 목적이 있다.
An object of the present invention is to provide a multiple Schmitt trigger circuit that can change the hysteresis characteristics and thereby respond to changes in noise components by turning on / off control of a plurality of transistors.

상기 목적을 달성하기 위하여 본 발명의 다중 슈미트 트리거 회로는, 입력 단자를 통하여 외부에서 신호를 입력받고, 이러한 입력 신호의 변화에 민감하지 않은 신호를 출력 단자를 통하여 출력하는 입출력 수단; 및 복수개의 외부 제어 신호에 따라, 상기 입출력 수단에서 출력되는 신호에 가변적인 히스테리시스폭을 제공하는 히스테리시스폭 조정 수단을 포함한다.
In order to achieve the above object, the multi-schmitt trigger circuit of the present invention comprises an input and output means for receiving a signal from the outside through an input terminal, and outputting a signal which is not sensitive to the change of the input signal through the output terminal; And hysteresis width adjusting means for providing a variable hysteresis width to a signal output from the input / output means according to a plurality of external control signals.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

먼저, 도 2는 본 발명의 일 실시예에 의한 다중 슈미트 트리거 회로를 나타 낸 예시도로서, 이러한 본 발명의 다중 슈미트 트리거 회로는, 입출력 수단(210) 및 히스테리시스폭 조정 수단(220)을 포함한다.First, FIG. 2 is an exemplary view showing a multi-schmitt trigger circuit according to an embodiment of the present invention. The multi-schmitt trigger circuit of the present invention includes an input / output unit 210 and a hysteresis width adjusting unit 220. .

입출력 수단(210)은, 외부에서 신호를 입력받고, 이러한 입력 신호의 변화에 민감하지 않은 신호를 출력하는 역할을 한다. 여기서, 상기 입출력 수단(210)은, 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)를 포함한다.The input / output means 210 receives a signal from the outside and outputs a signal that is not sensitive to the change of the input signal. The input / output means 210 may include a first PMOS transistor P1, a second PMOS transistor P2, a first NMOS transistor N1, and a second NMOS transistor N2.

상기 입출력 수단(210) 내에 장착된 제1 PMOS 트랜지스터(P1)는, 소스 단자는 전원 전압에 연결되고, 게이트 단자는 입력 단자(IN)에 연결된다.The first PMOS transistor P1 mounted in the input / output means 210 has a source terminal connected to a power supply voltage and a gate terminal connected to an input terminal IN.

또한, 상기 입출력 수단(210) 내에 장착된 제2 PMOS 트랜지스터(P2)는, 소스 단자는 제1 PMOS 트랜지스터(P1)의 드레인 단자에 연결되고, 드레인 단자는 출력 단자(OUT)를 형성하며, 게이트 단자는 상기 입력 단자(IN)에 연결된다.In addition, the second PMOS transistor P2 mounted in the input / output means 210 has a source terminal connected to the drain terminal of the first PMOS transistor P1, and the drain terminal forms an output terminal OUT, and the gate The terminal is connected to the input terminal IN.

한편, 상기 입출력 수단(210) 내에 장착된 제1 NMOS 트랜지스터(N1)는, 소스 단자는 접지되며, 게이트 단자는 상기 입력 단자(IN)에 연결된다.Meanwhile, in the first NMOS transistor N1 mounted in the input / output means 210, a source terminal is grounded and a gate terminal is connected to the input terminal IN.

또한, 상기 입출력 수단(210) 내에 장착된 제2 NMOS 트랜지스터(N2)는, 드레인 단자는 상기 제2 PMOS 트랜지스터(P2)의 드레인 단자에 연결되고, 게이트 단자는 상기 입력 단자(IN)에 연결되며, 소스 단자는 상기 제1 NMOS 트랜지스터(N1)의 드레인 단자에 연결된다.In addition, the second NMOS transistor N2 mounted in the input / output means 210 has a drain terminal connected to the drain terminal of the second PMOS transistor P2 and a gate terminal connected to the input terminal IN. The source terminal is connected to the drain terminal of the first NMOS transistor N1.

또한, 히스테리시스폭 조정 수단(220)은, 복수개의 외부 제어 신호에 따라, 상기 입출력 수단(210)에서 출력되는 신호에 가변적인 히스테리시스폭을 제공하는 역할을 한다. 여기서, 도 3을 참조하여 상기 히스테리시스폭 조정 수단(220)에 관 하여 상세히 설명하면 다음과 같다.In addition, the hysteresis width adjusting means 220 serves to provide a variable hysteresis width to the signal output from the input / output means 210 according to a plurality of external control signals. Here, the hysteresis width adjusting means 220 will be described in detail with reference to FIG. 3.

상기 히스테리시스폭 조정 수단(220) 내에 장착된 복수개의 PMOS 트랜지스터(311~313)는, 드레인 단자는 상기 제1 PMOS 트랜지스터(P1)의 드레인 단자에 연결되고, 게이트 단자는 상기 출력 단자(OUT)에 연결된다.In the plurality of PMOS transistors 311 to 313 mounted in the hysteresis width adjusting unit 220, a drain terminal is connected to the drain terminal of the first PMOS transistor P1, and a gate terminal is connected to the output terminal OUT. Connected.

또한, 상기 히스테리시스폭 조정 수단(220) 내에 장착된 제1 스위치군(321~323)은, 상기 복수개의 외부 제어 신호(REG_A, REG_B, REG_C)에 따라 상기 복수개의 PMOS 트랜지스터(311~313)의 소스 단자에 전원 전압을 도통시키는 역할을 한다.In addition, the first switch groups 321 to 323 mounted in the hysteresis width adjusting unit 220 are configured to correspond to the plurality of PMOS transistors 311 to 313 according to the plurality of external control signals REG_A, REG_B, and REG_C. It serves to conduct the power supply voltage to the source terminal.

한편, 상기 히스테리시스폭 조정 수단(220) 내에 장착된 복수개의 NMOS 트랜지스터(331~333)는, 드레인 단자는 상기 제1 NMOS 트랜지스터(N1)의 드레인 단자에 연결되고, 게이트 단자는 상기 출력 단자(OUT)에 연결된다.Meanwhile, in the plurality of NMOS transistors 331 to 333 mounted in the hysteresis width adjusting unit 220, a drain terminal is connected to a drain terminal of the first NMOS transistor N1, and a gate terminal is connected to the output terminal OUT. )

또한, 상기 히스테리시스폭 조정 수단(220) 내에 장착된 제2 스위치군(341~343)은, 상기 복수개의 외부 제어 신호(REG_D, REG_E, REG_F)에 따라 상기 복수개의 NMOS 트랜지스터(331~333)의 소스 단자를 접지시키는 역할을 한다.
In addition, the second switch groups 341 to 343 mounted in the hysteresis width adjusting unit 220 are configured to correspond to the plurality of NMOS transistors 331 to 333 according to the plurality of external control signals REG_D, REG_E, and REG_F. It serves to ground the source terminal.

상술한 본 발명의 다중 슈미트 트리거 회로의 동작에 대하여 설명하면 다음과 같다.The operation of the multiple Schmitt trigger circuit of the present invention described above is as follows.

히스테리시스폭 조정 수단(220) 내에 장착된 복수개의 PMOS 트랜지스터(311~313) 중 하나(311)를 종래의 트리거 회로에 장착된 히스테리시스 폭 조정용 트랜지스터의 크기와 동일하게 하고, 이러한 PMOS 트랜지스터(311)에 연 결된 스위치(321)를 제어 신호(REG_A)에 의하여 닫는 동시에, 나머지 스위치(322, 323)를 나머지 제어 신호(REG_B, REG_C)에 의해 열면, 본 발명의 다중 슈미트 트리거 회로도 종래의 슈미트 트리거 회로와 같은 동작을 한다. 여기서, 복수개의 외부 제어 신호(REG_A, REG_B, REG_C, REG_D, REG_E, REG_F)는 코어(Core)에서 설정가능한 SFR 값으로 잡음 성분의 크기나 히스테리시스 특성을 변화시킬 필요가 있을때 스위치군(321~323, 341~343)을 열거나 닫도록 설정 가능한 값이다. 도 3에 의한 일 실시예에 있어서, 복수개의 PMOS 트랜지스터(311~313) 및 복수개의 NMOS 트랜지스터(331~333)는 각각 3개이므로, 총 7가지의 히스테리시스 특성을 가진 다중 슈미트 트리거 회로를 구현할 수 있으나, 트랜지스터를 추가함으로써 구현 가능한 히스테리시스 특성 수를 증가시킬 수도 있다.
One of the plurality of PMOS transistors 311 to 313 mounted in the hysteresis width adjusting means 220 is made equal to the size of the hysteresis width adjusting transistor mounted in the conventional trigger circuit, and the PMOS transistor 311 When the connected switch 321 is closed by the control signal REG_A and the remaining switches 322 and 323 are opened by the remaining control signals REG_B and REG_C, the multi-schmitt trigger circuit of the present invention is also a conventional Schmitt trigger circuit. Do the same. Here, the plurality of external control signals REG_A, REG_B, REG_C, REG_D, REG_E, and REG_F are SFR values that can be set in the core. , 341 to 343) can be set to open or close. In the exemplary embodiment of FIG. 3, since each of the plurality of PMOS transistors 311 to 313 and the plurality of NMOS transistors 331 to 333 is three, a multi-schmitt trigger circuit having a total of seven hysteresis characteristics can be implemented. However, it is also possible to increase the number of hysteresis characteristics that can be realized by adding transistors.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
The present invention described above is capable of various substitutions, modifications, and changes without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains. It is not limited to the drawings shown.

본 발명은 복수개의 트랜지스터를 턴온/오프 제어함으로써, 입력 신호에 포함된 잡음 성분의 변화에 따라 히스테리시스 특성을 변화시키고, 이를 통하여 잡음 성분의 변화에 적절히 대응할 수 있는 장점이 있다.According to the present invention, by turning on / off control of a plurality of transistors, the hysteresis characteristic is changed according to the change of the noise component included in the input signal, and thus, there is an advantage in that it can appropriately respond to the change of the noise component.

Claims (4)

입력 단자를 통해 외부에서 입력신호를 입력받고, 상기 입력신호의 변화에 민감하지 않은 출력신호를 출력 단자로 출력하는 입출력 수단; 및Input / output means for receiving an input signal from an external device through an input terminal and outputting an output signal that is not sensitive to a change in the input signal to an output terminal; And 복수 개의 외부 제어신호에 응답하여 상기 입출력 수단의 출력신호에 가변적인 히스테리시스폭을 제공하는 히스테리시스폭 조정 수단을 포함하고, Hysteresis width adjusting means for providing a variable hysteresis width to an output signal of the input / output means in response to a plurality of external control signals, 상기 입출력 수단은, The input and output means, 소스 단자는 전원 전압에 연결되고, 게이트 단자는 상기 입력 단자에 연결된 제1 PMOS 트랜지스터;A first PMOS transistor having a source terminal connected to a power supply voltage and a gate terminal connected to the input terminal; 소스 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 드레인 단자는 상기 출력 단자를 형성하며, 게이트 단자는 상기 입력 단자에 연결된 제2 PMOS 트랜지스터;A second PMOS transistor having a source terminal connected to a drain terminal of the first PMOS transistor, a drain terminal forming the output terminal, and a gate terminal connected to the input terminal; 소스 단자는 접지되며, 게이트 단자는 상기 입력 단자에 연결된 제1 NMOS 트랜지스터; 및A source terminal is grounded, and a gate terminal is connected to the input terminal; And 드레인 단자는 상기 제2 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 입력 단자에 연결되며, 소스 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결된 제2 NMOS 트랜지스터A drain terminal is connected to the drain terminal of the second PMOS transistor, a gate terminal is connected to the input terminal, and a source terminal is connected to the drain terminal of the first NMOS transistor. 를 포함하는 다중 슈미트 트리거 회로.Multiple Schmitt trigger circuit comprising a. 삭제delete 제1항에 있어서, 상기 히스테리시스폭 조정 수단은,The method of claim 1, wherein the hysteresis width adjusting means, 드레인 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 출력 단자에 연결된 복수개의 PMOS 트랜지스터; 및A plurality of PMOS transistors having a drain terminal connected to a drain terminal of the first PMOS transistor and a gate terminal connected to the output terminal; And 상기 복수개의 외부 제어 신호에 따라 상기 복수개의 PMOS 트랜지스터의 소스 단자에 전원 전압을 도통시키는 제1 스위치군A first switch group configured to conduct a power supply voltage to source terminals of the plurality of PMOS transistors according to the plurality of external control signals 을 포함하는 다중 슈미트 트리거 회로.Multiple Schmitt trigger circuit comprising a. 제1항 또는 제3항에 있어서, 상기 히스테리시스폭 조정 수단은,The hysteresis width adjusting means according to claim 1 or 3, 드레인 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자는 상기 출력 단자에 연결된 복수개의 NMOS 트랜지스터; 및A plurality of NMOS transistors having a drain terminal connected to a drain terminal of the first NMOS transistor and a gate terminal connected to the output terminal; And 상기 복수개의 외부 제어 신호에 따라 상기 복수개의 NMOS 트랜지스터의 소스 단자를 접지시키는 제2 스위치군A second switch group for grounding source terminals of the plurality of NMOS transistors according to the plurality of external control signals 을 포함하는 다중 슈미트 트리거 회로.Multiple Schmitt trigger circuit comprising a.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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