KR100216408B1 - Inverter circuit - Google Patents

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Abstract

본 발명은 입력 신호의 반전 신호를 출력하기 위한 스위칭 소자의 저항값을 조절하여 출력 신호의 트리거 포인트를 가변 제어할 수 있는 인버터 회로에 관한 것으로, 스위칭 소자에 스위칭 제어가 가능한 저항 수단을 구비하고, 상기 저항 수단의 온·오프 조합을 통하여 상기 스위칭 소자의 저항값 조절함으로써 상기 인버터의 출력 신호의 트리거 포인트 전압을 가변 제어 할수 있도록 이루어 진다.The present invention relates to an inverter circuit capable of variably controlling a trigger point of an output signal by adjusting a resistance value of a switching element for outputting an inverted signal of an input signal, the switching element having resistance means capable of switching control, By controlling the resistance value of the switching element through the on / off combination of the resistance means is made to variably control the trigger point voltage of the output signal of the inverter.

Description

인버터 회로Inverter circuit

제1도는 종래의 인버터 회로를 나타낸 도면.1 is a view showing a conventional inverter circuit.

제2도는 종래의 인버터 회로에 하이 레벨의 신호가 입력되었을 때의 등가 회로도.2 is an equivalent circuit diagram when a high level signal is input to a conventional inverter circuit.

제3도는 종래의 인버터 회로에 로우 레벨의 신호가 입력되었을 때의 등가 회로도.3 is an equivalent circuit diagram when a low level signal is input to a conventional inverter circuit.

제4도는 본 발명의 인버터 회로를 나타낸 도면.4 shows an inverter circuit of the invention.

제5도는 본 발명의 인버터 회로에 로우 레벨의 신호가 입력된 경우의 포지티브 트리거 포인트를 나타낸 출력 신호 파형도.5 is an output signal waveform diagram showing a positive trigger point when a low level signal is input to an inverter circuit of the present invention.

제6도는 본 발명의 인버터 회로에 하이 레벨의 신호가 입력된 경우의 네거티브 트리거 포인트를 나타낸 출력 신호 파형도.6 is an output signal waveform diagram showing a negative trigger point when a high level signal is input to the inverter circuit of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

MN : NMOS 트랜지스터 MP : PMOS 트랜지스터MN: NMOS transistor MP: PMOS transistor

RN : NMOS 트랜지스터가 턴 온 되었을 때의 저항값RN: resistance value when the NMOS transistor is turned on

RP : PMOS 트랜지스터가 턴 온 되었을 때의 저항값RP: Resistance value when the PMOS transistor is turned on

VDD : 전원 전압VDD: power supply voltage

본 발명은 인버터 회로에 관한 것으로, 특히 입력 신호의 반전 신호를 출력하기 위한 스위칭 소자의 저항값을 조절하여 출력 신호의 트리거 포인트를 가변 제어할 수 있은 인버터 회로에 관한 것이다.The present invention relates to an inverter circuit, and more particularly, to an inverter circuit capable of variably controlling a trigger point of an output signal by adjusting a resistance value of a switching element for outputting an inverted signal of an input signal.

디지탈 회로의 중요한 부분을 차지하는 인버터 회로는 입력된 신호의 반전된 신호를 출력하는 회로이다.An inverter circuit, which constitutes an important part of the digital circuit, is a circuit which outputs the inverted signal of the input signal.

제1도는 이와 같은 종래의 인버터 회로를 나타낸 도면이다.1 is a diagram showing such a conventional inverter circuit.

제1도에 나타낸 바와 같이 두 개의 PMOS 트랜지스터(MP1), (MP2)와 두개의 NMOS 트랜지스터(MN1), (MN2)가 직렬로 연결되어 PMOS 트랜지스터(MP1)의 소스 단자에는 전원 전압(VDD)이 인가되도록 연결되고, NMOS 트랜지스터(MN1)의 소스 단자는 접지된다.As shown in FIG. 1, two PMOS transistors MP1 and MP2 and two NMOS transistors MN1 and MN2 are connected in series so that a power supply voltage VDD is applied to a source terminal of the PMOS transistor MP1. Connected to be applied, the source terminal of the NMOS transistor MN1 is grounded.

MNOS 트랜지스터(MN2)의 드레인 단자와 PMOS 트랜지스터(MP2)의 드레인 단자가 공통 드레인으로 연결되어 출력단을 형성한다.The drain terminal of the MNOS transistor MN2 and the drain terminal of the PMOS transistor MP2 are connected to a common drain to form an output terminal.

NMOS 트랜지스터(MN1)의 드레인 단자와 NMOS 트랜지스터(MN2)의 드레인 단자가 연결되어 이루어진 노드에는 NMOS 트랜지스터(NM3)의 소스 단자가 연결되고 NMOS 트랜지스터(MN3)의 드레인 단자에는 전원 전압(VDD)이 인가되며, NMOS 트랜지스터(MN3)의 게이트 단자는 출력단에 연결된다.A source terminal of the NMOS transistor NM3 is connected to a node formed by connecting the drain terminal of the NMOS transistor MN1 and the drain terminal of the NMOS transistor MN2, and a power supply voltage VDD is applied to the drain terminal of the NMOS transistor MN3. The gate terminal of the NMOS transistor MN3 is connected to the output terminal.

PMOS 트랜지스터(MP1)의 드레인 단자와 PMOS 트랜지스터(MP2)의 소스 단자가 연결되어 이루어진 노드에는 PMOS 트랜지스터(MP3)의 소스 단자가 연결되고 PMOS 트랜지스터(MP3)의 드레인 단자는 접지되며 PMOS 트랜지스터(MP3)의 게이트 단자는 출력단에 연결된다.The source terminal of the PMOS transistor MP3 is connected to the node formed by connecting the drain terminal of the PMOS transistor MP1 and the source terminal of the PMOS transistor MP2, the drain terminal of the PMOS transistor MP3 is grounded, and the PMOS transistor MP3 is connected. The gate terminal of is connected to the output terminal.

이와 같이 이루어진 종래의 인버터 회로의 동작은 입력단에 하이레벨의 신호가 입력되며, 입력된 신호는 각각의 PMOS 트랜지스터(MP1), (MP2)를 턴 오프 시키고 NMOS 트랜지스터(MN1), (MN2)를 턴 온 시킨다.In the operation of the conventional inverter circuit configured as described above, a high level signal is input to an input terminal, and the input signal turns off the respective PMOS transistors MP1 and MP2 and turns the NMOS transistors MN1 and MN2. Turn on.

입력된 하이 레벨의 신호는 PMOS 트랜지스터(MP1), (MP2)를 턴 오프 시키고 NMOS 트랜지스터(MN1), (MN2)를 턴 온 시킨다.The input high level signal turns off the PMOS transistors MP1 and MP2 and turns on the NMOS transistors MN1 and MN2.

접지되어 있는 NMOS 트랜지스터(MN1)가 턴 온 되고, NMOS 트랜지스터(MN1)와 직렬 연결되어 있는 NMOS 트랜지스터(MN2) 역시 턴 온 되어 출력단에는 로우 레벨의 접지 전압이 출력된다.The grounded NMOS transistor MN1 is turned on, the NMOS transistor MN2 connected in series with the NMOS transistor MN1 is also turned on, and a low level ground voltage is output to the output terminal.

따라서 하이 레벨의 입력 신호가 로우 레벨로 반전되어 출력된다다.Therefore, the high level input signal is inverted to the low level and output.

또한 입력단에 로우 레벨의 신호가 입력되면, 입력된 신호는 각각의 PMOS 트랜지스터(MP1), (MP2)와 NMOS 트랜지스터(MN1), (MN2)의 게이트 단자에 전달된다.When a low level signal is input to the input terminal, the input signal is transmitted to the gate terminals of the respective PMOS transistors MP1 and MP2 and the NMOS transistors MN1 and MN2.

입력된 로우 레벨의 신호는 PMOS 트랜지스터(MP1), (MP2)를 턴 온 시키고 NMOS 트랜지스터(MN1), (MN2)를 턴 오프 시킨다.The input low level signal turns on the PMOS transistors MP1 and MP2 and turns off the NMOS transistors MN1 and MN2.

전원 전압(VDD) 단자에 연결되어 있는 PMOS 트랜지스터(MP1)가 턴 온 되고, PMOS 트랜지스터(MP1)와 지렬 연결되어 있는 PMOS 트랜지스터(MP2) 역시 턴 온 되어 출력단에는 하이 레벨의 전원 전압(VDD)이 출력된다.The PMOS transistor MP1 connected to the power supply voltage VDD terminal is turned on, and the PMOS transistor MP2 connected to the PMOS transistor MP1 is also turned on so that a high level power supply voltage VDD is applied to the output terminal. Is output.

따라서 로우 레벨의 입력 신호가 하이 레벨로 반전되어 출력된다.Therefore, the low level input signal is inverted to the high level and output.

제1도에서 NMOS 트랜지스터(MN3)와 PMOS 트랜지스터(MP3)는 반전 신호를 출력하는데 필요한 입력 신호의 레벨 즉, 출력 신호의 트리거 포인트를 결정하기 위한 전압 조절 수단이다.In FIG. 1, the NMOS transistor MN3 and the PMOS transistor MP3 are voltage adjusting means for determining the level of the input signal required to output the inverted signal, that is, the trigger point of the output signal.

제2도와 제3도는 제1도의 인버터 회로의 NMOS 트랜지스터(MN3)와 PMOS 트랜지스터(MP3)를 저항으로 치환한 등가 회로이다.2 and 3 are equivalent circuits in which the NMOS transistor MN3 and the PMOS transistor MP3 of the inverter circuit of FIG. 1 are replaced with a resistor.

제2도의 저항(RN3)은 NMOS 트랜지스터(MN3)가 턴 온 되었을 때의 저항을 나타낸 것이고, 제3도의 저항(RP3)은 PMOS 트랜지스터(MP3)가 턴 온되었을때의 저항을 나타낸 것이다.The resistance RN3 of FIG. 2 shows the resistance when the NMOS transistor MN3 is turned on, and the resistance RP3 of FIG. 3 shows the resistance when the PMOS transistor MP3 is turned on.

제2도를 참조하여 로우 레벨의 입력 신호가 반전되어 하이 레벨의 신호가 출력될 때의 트리거 포인트 포지티브 전압(VT)을 구하면 다음과 같다.Referring to FIG. 2, the trigger point positive voltage VT when the low level input signal is inverted and the high level signal is output is obtained as follows.

로우 레벨의 신호가 입력되면 출력단에는 하이 레벨의 신호가 출력되므로, PMOS 트랜지스터(MP3)는 턴 오프 되어 무한대의 저항값을 갖게되며, 로우 레벨의 입력 신호에 의하여 턴 온된 NMOS 트랜지스터(MN3)는 RN3의 저항 값을 갖게된다.When the low level signal is input, the high level signal is output to the output terminal. Therefore, the PMOS transistor MP3 is turned off to have an infinite resistance value, and the NMOS transistor MN3 turned on by the low level input signal is RN3. Will have a resistance value.

이때의 인버터 회로의 포지티브 트리거 포인트 전압(VT+)을 구하기 위한 식은,The equation for obtaining the positive trigger point voltage (V T + ) of the inverter circuit at this time is

이다.to be.

식(1)에서 VT+는 포지티브 트리거 포인트 전압, RN1은 NMOS 트랜지스터(MN1)가 턴 온 되었을 때의 저항값, VTN은 NMOS 트랜지스터의 임계 전압이다.In Equation (1), V T + is a positive trigger point voltage, RN1 is a resistance value when the NMOS transistor MN1 is turned on, and V TN is a threshold voltage of the NMOS transistor.

위의 식(1)에서 NMOS 트랜지스터(MN1)가 턴 온 되었을 때의 저항값인 RN1과 NMOS 트랜지스터(MN3)가 턴 온 되었을 때의 저항값인 RN3이 같다고 하면 위의 식(1)은,In Equation (1) above, if RN1, which is the resistance value when the NMOS transistor MN1 is turned on and RN3, which is the resistance value when the NMOS transistor MN3 is turned on, are the same,

와 같다.Same as

전원 전압(VDD)이 5V이고 VTN이 0.7V라고 하면, 위의 식(2)의 VT+의 값은,If the power supply voltage VDD is 5V and V TN is 0.7V, then the value of V T + in Equation (2) above is

VT+= 5×0.5+0.7 = 3.2VV T + = 5 × 0.5 + 0.7 = 3.2 V

가 된다.Becomes

따라서 RN1과 RN3의 비를 조절하여 VT+의 값을 결정할 수 있다.Therefore, the value of V T + can be determined by adjusting the ratio of RN1 and RN3.

다음으로 제3도를 참조하여 하이 레벨의 입력 신호가 반전되어 로우 레벨의 신호가 출력될 때의 트리거 포인트인 네거티브 트리거 포인트 전압(VT-)을 구하면 다음과 같다.Next, referring to FIG. 3, the negative trigger point voltage V T− , which is a trigger point when the high level input signal is inverted and the low level signal is output, is as follows.

하이 레벨의 신호가 입력되면 출력단으로 로우 레벨의 신호가 출력되므로, NMOS 트랜지스터(MN3)는 턴 오프 되어 무한대의 저항값을 갖게되며, 로우 레벨의 입력 신호에 의하여 턴 온된 PMOS 트랜지스터(MP3)는 RP3의 저항값을 갖게된다.When the high level signal is input, the low level signal is output to the output terminal. Therefore, the NMOS transistor MN3 is turned off to have an infinite resistance value, and the PMOS transistor MP3 turned on by the low level input signal is RP3. It will have a resistance value of.

이때의 인버터 회로의 네거티브 트리거 포인트 전압(VT-)을 구하기 위한 식은,The equation for obtaining the negative trigger point voltage (V T- ) of the inverter circuit at this time is

이다.to be.

식(1)에서 VT-는 네거티브 트리거 포인트 전압, RP1은 PMOS 트랜지스터(MP1)가 턴 온 되었을 때의 저항값, VTP는 PMOS 트랜지스터의 임계 전압이다.In Equation (1), V T− is a negative trigger point voltage, RP1 is a resistance value when the PMOS transistor MP1 is turned on, and V TP is a threshold voltage of the PMOS transistor.

위의 식(1)에서 PMOS 트랜지스터(MP1)가 턴 온 되었을 때의 저항값인 RP1과 PMOS 트랜지스터(MP3)가 턴 온 되었을 때의 저항값인 RP3이 같다고 하면 위의 식(1)은,In the above formula (1), if RP1, the resistance value when the PMOS transistor MP1 is turned on and RP3, the resistance value when the PMOS transistor MP3 is turned on, are equal,

과 같다.Same as

전원 전압(VDD)이 5V이고 VTP가 0.7V라고 하면, 위의 식(2)의 VT-값은, VT-= 5×0.5-0.7 = 1.8VIf the power supply voltage VDD is 5V and V TP is 0.7V, the V T- value in the above formula (2) is V T- = 5 x 0.5-0.7 = 1.8 V.

가 된다.Becomes

따라서 RN1과 RN3의 비를 조절하여 VT-의 값을 결정할 수 있다.Therefore, the value of VT- can be determined by adjusting the ratio of RN1 and RN3.

그러나 이와 같은 종래의 인버터 회로는 스위칭 소자의 저항값이 결정되어 있어 트리거 포인트 전압이 단일로 고정된다.However, such a conventional inverter circuit has a resistance value of the switching element is determined, so that the trigger point voltage is fixed to a single.

따라서 고정된 트리거 포인트 전압 이외에 다른 레벨의 트리거 포인트 전압을 필요로 하는 경우 필요한 레벨의 트리거 포인트 전압을 갖는 또다른 인버터를 구비해야 하는 문제가 있다.Therefore, when a trigger point voltage of a different level is required in addition to the fixed trigger point voltage, there is a problem of having another inverter having a trigger point voltage of a required level.

따라서 본 발명은 인버터 회로를 구성하는 스위칭 소자의 저항값을 가변 조절할 수 있도록 하여 출력 신호의 트리거 포이트 전압 레벨을 가변 제어 할 수 있도록 하는 목적이 있다.Accordingly, an object of the present invention is to variably control the resistance value of the switching element constituting the inverter circuit to variably control the trigger point voltage level of the output signal.

이와 같은 목적의 본 발명은, 제1PMOS 트랜지스터의 드레인 단자와 접지단자 사이 및 상기 제1NMOS 트랜지스터의 드레인 단자와 전원 단자 사이에 각각 가변 저항 수단을 연결하여 이루어진다.The present invention for this purpose is achieved by connecting the variable resistance means between the drain terminal and the ground terminal of the first PMOS transistor and between the drain terminal and the power supply terminal of the first NMOS transistor, respectively.

본 발명의 일실시예를 제4도∼제6도를 참조하여 설명하면 다음과 같다.An embodiment of the present invention will be described with reference to FIGS. 4 to 6 as follows.

제4도는 본 발명의 인버터 회로를 나타낸 도면이다.4 is a view showing an inverter circuit of the present invention.

제4도에 나타낸 바와 같이 두 개의 PMOS 트랜지스터(MP1), (MP2)와 두 개의 NMOS 트랜지스터(MN1), (MN2)가 직렬로 연결되어 PMOS 트랜지스터(MP1)의 소스 단자에는 전원 전압(VDD)이 인가되도록 연결되고, NMOS 트랜지스터(MN1)의 소스 단자는 접지된다.As shown in FIG. 4, two PMOS transistors MP1 and MP2 and two NMOS transistors MN1 and MN2 are connected in series so that the source terminal of the PMOS transistor MP1 has a power supply voltage VDD. Connected to be applied, the source terminal of the NMOS transistor MN1 is grounded.

NMOS 트랜지스터(MN2)의 드레인 단자와 PMOS 트랜지스터(MP2)의 드레인 단자가 공통 드레인으로 연결되어 출력단을 형성한다.The drain terminal of the NMOS transistor MN2 and the drain terminal of the PMOS transistor MP2 are connected to a common drain to form an output terminal.

NMOS 트랜지스터(MN1)의 드레인 단자와 NMOS 트랜지스터(MN2)의 드레인 단자가 연결되어 이루어진 노드에는 NMOS 트랜지스터(MN3)의소스 단자가 연결되고 NMOS 트랜지스터(QMN3)의 드레인 단자에는 전원 전압(VDD)이 인가 되며, NMOS 트랜지스터(MN3)의 드레인 단자와 소스 단자에는 세 개의 NMOS 트랜지스터(MN4), (MN5), (MN6)가 병렬로 연결된다.A source terminal of the NMOS transistor MN3 is connected to a node where the drain terminal of the NMOS transistor MN1 and the drain terminal of the NMOS transistor MN2 are connected, and a power supply voltage VDD is applied to the drain terminal of the NMOS transistor QMN3. Three NMOS transistors MN4, MN5, and MN6 are connected in parallel to the drain terminal and the source terminal of the NMOS transistor MN3.

NMOS 트랜지스터(MN3)의 드레인 단자와 소스 단자에는 세 개의 NMOS 트랜지스터(MN4), (MN5), (MN6)가 병렬로 연결된다.Three NMOS transistors MN4, MN5, and MN6 are connected in parallel to the drain terminal and the source terminal of the NMOS transistor MN3.

PMOS 트랜지스터(MP1)의 드레인 단자와 PMOS 트랜지스터(MP2)의 소스 단자가 연결되어 이루어진 노드에는 PMOS 트랜지스터(MP3)의 소스 단자가 연결되고 PMOS 트랜지스터(MP3)의 드레인 단자는 접지되며 PMOS 트랜지스터(MP3)의 게이트 단자는 출력단에 연결된다.The source terminal of the PMOS transistor MP3 is connected to the node formed by connecting the drain terminal of the PMOS transistor MP1 and the source terminal of the PMOS transistor MP2, the drain terminal of the PMOS transistor MP3 is grounded, and the PMOS transistor MP3 is connected. The gate terminal of is connected to the output terminal.

PMOS 트랜지스터(MP3)의 드레인 단자와 소스 단자에는 세 개의 PMOS 트랜지스터(MP4), (MP5), (MP6)가 병렬로 연결된다.Three PMOS transistors MP4, MP5, and MP6 are connected in parallel to the drain terminal and the source terminal of the PMOS transistor MP3.

이와 같이 구성된 본 발명의 인버터 회로의 동작은 입력 신호의 레벨에 따라 NMOS 트랜지스터(MN1), (MN2) 또는 PMOS 트랜지스터(MP1), (MP2)가 턴 온 되어 입력 신호가 하이 레벨인 경우에는 로우 레벨의 접지 전압을 출력하고, 입력 신호가 로우 레벨인 경우에는 하이 레벨의 접지 전압(VDD)을 출력하도록 한다.The operation of the inverter circuit of the present invention configured as described above is low level when the NMOS transistor MN1, MN2 or PMOS transistor MP1, MP2 is turned on according to the level of the input signal and the input signal is high level. Output a ground voltage and output a high ground voltage (VDD) when the input signal is at a low level.

이와 같이 동작하는 본 발명의 인버터 회로에 로우 레벨의 신호가 입력되어 하이 레벨의 신호가 출력될때는 포지티브 트리거 포인트 전압(VT+)을 식(1)을 참조하여 설명하면 다음과 같다.When the low level signal is input to the inverter circuit operating as described above and the high level signal is output, the positive trigger point voltage V T + is described with reference to Equation (1) as follows.

제4도에 나타낸 본 발명의 인버터 회로에서 PMOS 트랜지스터(MP4), (MP5), (MP6)의 게이트 단자에 하이 레벨의 신호를 입력하면 각각의 PMOS 트랜지스터(MP4), (MP5), (MP6)가 턴 오프 되어 저항값이 무한대가 된다.In the inverter circuit of the present invention shown in FIG. 4, when a high level signal is input to the gate terminals of the PMOS transistors MP4, MP5, and MP6, the respective PMOS transistors MP4, MP5, and MP6 Is turned off and the resistance is infinite.

또한 NMOS 트랜지스터(MN4), (MN5), (MN6)의 각각의 게이트 단자(P1_2), (P2_2), (P3_2)를 모두 출력단에 연결하여 하이 레벨의 신호를 입력하면 NMOS 트랜지스터(MN4), (MN5), (MN6)가 모두 턴 온 되어 각각 RN4, RN5, RN6의 저항값을 갖게된다.Also, when the gate terminals P1_2, P2_2, and P3_2 of the NMOS transistors MN4, MN5, and MN6 are all connected to the output terminal to input a high level signal, the NMOS transistors MN4, MN5) and MN6 are both turned on to have resistance values of RN4, RN5, and RN6, respectively.

RN1 = RN4 = RN5 = RN6 = 1이라고 할 때, RN4, RN5, RN6은 병렬로 연결되어 있으므로 이를 계산하면,If RN1 = RN4 = RN5 = RN6 = 1, RN4, RN5, RN6 are connected in parallel, so

VDD = 5V, VTP= 0.7라고 가정하면, 이를 식(1)에 대입하여 인버터 회로의 포지티브 트리거 포인트 전압(VT-)을 구해보면,Assuming VDD = 5V and V TP = 0.7, substituting this into equation (1) to obtain the positive trigger point voltage (V T- ) of the inverter circuit,

이와 같은 NMOS 트랜지스터(MN4), (MN5), (MN6)의 게이트 단자(P1_2), (P2_2), (P3_2)에 선택적으로 하이 레벨의 신호를 입력함으로써 NMOS 트랜지스터(MN4), (MN5), (MN6)를 모두 턴 온 또는 턴오프 시키거나 일부 NMOS 트랜지스터만을 턴 온 시킴으로써 위의 식(1)에서 RN3에 해당하는 저항값을 가변적으로 조절할수 있는 것이다.By selectively inputting high-level signals to the gate terminals P1_2, P2_2, and P3_2 of the NMOS transistors MN4, MN5, and MN6, the NMOS transistors MN4, MN5, and ( By turning all of MN6) on or off or turning on only some NMOS transistors, it is possible to variably adjust the resistance value corresponding to RN3 in Equation (1) above.

제5도는 본 발명의 인버터 회로에 로우 레벨의 신호가 입력된 경우의 포지티브 트리거 포인트 전압(VT+)를 나타낸 출력 신호 파형도이다.5 is an output signal waveform diagram showing the positive trigger point voltage V T + when a low level signal is input to the inverter circuit of the present invention.

제5도의 (a)는 NMOS 트랜지스터(MN4), (MN5), (MN6)를 모두 턴 오프시킨 경우, (b)는 하나의 NMOS 트랜지스터를 턴 온 시킨 경우, (c)는 두개의 NMOS 트랜지스터를 턴 온 시킨 경우, (d)는 모든 NMOS 트랜지스터를 턴 온 시킨 경우이다.(A) in FIG. 5 shows that the NMOS transistors MN4, MN5, and MN6 are all turned off, (b) turns on one NMOS transistor, and (c) shows two NMOS transistors. When turned on, (d) is the case where all the NMOS transistors are turned on.

또한 본 발명의 인버터 회로에 하이 레벨의 신호가 입력되어 로우 레벨의 신호가 출력될 때의 네거티브 트리거 포인트 전압(VT-)을 식(3)을 참조하여 설명하면 다음과 같다.In addition, when the high level signal is input to the inverter circuit of the present invention and the low level signal is output, the negative trigger point voltage V T- will be described with reference to Equation (3) as follows.

제4도에 나타낸 본 발명의 인버터 회로에서 NMOS 트랜지스터(MN4), (MN5), (MN6)의 게이트 단자에 로우 레벨의 신호를 입력하면 각각의 NMOS 트랜지스터(MN4), (MN5), (MN6)가 턴 오프 되어 저항값이 무한대가 된다.In the inverter circuit of the present invention shown in FIG. 4, when low-level signals are input to the gate terminals of the NMOS transistors MN4, MN5, and MN6, the respective NMOS transistors MN4, MN5, and MN6 are respectively inputted. Is turned off and the resistance is infinite.

또한 PMOS 트랜지스터(MN4), (MN5), (MN6)의 각각의 게이트 단자 (P1_1), (P2_1), (P3_1)을 모두 출력단에 연결하여 로우 레벨의 신호를 입력하면 PMOS 트랜지스터(MN4), (MN5), (MN6)가 모두 턴 온 되어 각각 RP4, RP5, RP6의 저항값을 갖게 된다.Also, when the gate terminals P1_1, P2_1, and P3_1 of the PMOS transistors MN4, MN5, and MN6 are all connected to the output terminal to input a low level signal, the PMOS transistors MN4, ( MN5) and MN6 are both turned on and have resistance values of RP4, RP5 and RP6, respectively.

RP1=RP4=RP5=RP6=1이라고 할 때, RP4, RP5, RP6는 병렬로 연결되어 있으므로 이를 계산하면,When RP1 = RP4 = RP5 = RP6 = 1, RP4, RP5, and RP6 are connected in parallel.

VDD=5V, VTP=0.7V라고 가정하고, 이를 식(1)에 대입하여 인버터 회로의 네거티브 트리거 포인트 전압(VT-)을 구해보면,Assume that VDD = 5V, V TP = 0.7V, and substitute this into Equation (1) to obtain the negative trigger point voltage (V T- ) of the inverter circuit.

이와 같은 PMOS 트랜지스터(MP4), (MP5), (MP6)의 게이트 단자 (P1_1), (P2_1), (P3_1)에 선택적으로 로우 레벨의신호를 입력함으로써 PMOS 트랜지스터(MP4), (MP5), (MP6)를 모두 턴 온 또는 턴오프 시키거나 일부 PMOS 트랜지스터만을 턴 온 시킴으로써 위의 식(3)에서 RP3에 해당하는 저항값을 가변적으로 조절할 수 있는 것이다.By selectively inputting low-level signals to the gate terminals P1_1, P2_1, and P3_1 of the PMOS transistors MP4, MP5, and MP6, the PMOS transistors MP4, MP5, and ( By turning all MP6) on or off or turning on only some PMOS transistors, the resistance value corresponding to RP3 can be variably adjusted in Equation (3) above.

제6도는 본 발명의 인버터 회로에 로우 레벨의 신호가 입력된 경우의 포지티브 트리거 포인트 전압(VT-)를 나타낸 출력 신호 파형도이다.6 is an output signal waveform diagram showing the positive trigger point voltage V T- when a low level signal is input to the inverter circuit of the present invention.

제6도의 (a)는 모든 PMOS 트랜지스터를 턴 온 시킨 경우, (b)는 두 개의 PMOS 트랜지스터를 턴 온 시킨 경우, (c)는 하나의 PMOS 트랜지스터를 턴 온 시킨 경우, (d)는 PMOS 트랜지스터(MP4), (MP5), (MP6)를 모두 턴오프시킨 경우이다.(A) in FIG. 6 shows that all PMOS transistors are turned on, (b) turns on two PMOS transistors, (c) turns on one PMOS transistor, and (d) shows a PMOS transistor. This is the case when all of MP4, MP5, and MP6 are turned off.

따라서 본 발명은 인버터 회로를 구성하는 스위칭 소자의 저항값을 가변조절할 수 있도록 하여 출력 신호의 트리거 포인트 전압 레벨을 가변 제어 할 수 있는 효과가 제공된다.Therefore, the present invention provides the effect of variably controlling the trigger point voltage level of the output signal by varying the resistance value of the switching element constituting the inverter circuit.

Claims (4)

전원 단자에 제1및 제2 PMOS 트랜지스터가 직렬로 연결되고, 접지 단자에 제1 및 제2NMOS 트랜지스터가 직렬로 연결되며, 상기 제2의 PMOS 트랜지스터의 드레인 단자와 상기 제2NMOS 트랜지스터의 드레인 단자가 공통 드레인으로 연결되어 출력단을 형성하고, 각각의 트랜지스터의 게이트 단자에는 입력 신호가 전달되어 입력 신호의 레벨에 따라 상기 PMOS 트랜지스터와 NMOS 트랜지스터가 상보 동작하여 입력 신호의 레벨에 따라 상기 PMOS 트랜지스터와 NMOS 트랜지스터가 상보 동작하여 입력 신호의 반전된 신호를 출력하는 인버터 회로에 있어서, 상기 제1PMOS 트랜지스터의 드레인과 제2PMOS 트랜지스터의 소스가 접속된 단자와 접지단자 사이에 제1가변저항수단을 접속하고, 상기 제1NMOS 트랜지스터의소스가 접속된 단자와 전원단자 사이에 제2가변 저항 수단을 연결하여 이루어진 것이 특징인 인버터 회로.First and second PMOS transistors are connected in series to a power supply terminal, and first and second NMOS transistors are connected in series to a ground terminal, and a drain terminal of the second PMOS transistor and a drain terminal of the second NMOS transistor are common. Connected to a drain to form an output terminal, and an input signal is transmitted to a gate terminal of each transistor so that the PMOS transistor and the NMOS transistor are complementary to each other according to the level of the input signal. In an inverter circuit for complementary operation and outputting an inverted signal of an input signal, a first variable resistance means is connected between a ground terminal and a terminal to which a drain of the first PMOS transistor and a source of a second PMOS transistor are connected, and the first NMOS. The second variable resistance means is connected between the terminal to which the source of the transistor is connected and the power supply terminal. An inverter circuit which is characterized by comprising connection. 제1항에 있어서, 상기 제1가변저항수단은, 상기 제1PMOS 트랜지스터의 드레인 단자와 접지단자 사이에 다수개의 PMOS 트랜지스터를 병렬로 연결하고, 상기 다수개의 제1PMOS 트랜지스터중 하나의 트랜지스터의 게이트는 인버터 회로의 출력 단자에 연결되고, 다른 트랜지스터의 게이트들은 가변저항제어신호에 각각 연결되어지도록 이루어지고, 상기 제2가변저항수단은, 상기 제1NMOS 트랜지스터의 드레인 단자와 상기 전원단자 사이에 다수개의 NMOS 트랜지스터를 병렬로 연결하여, 상기 다수개의 제1NMOS 트랜지스터 중 하나의 트랜지스터의 게이트는 인버터 회로의 출력 단자에 연결되고, 다른 트랜지스터의 게이트들은 저항제어신호에 각각 연결되도록 이루어지는 것이 특징인 인버터 회로.2. The apparatus of claim 1, wherein the first variable resistance means connects a plurality of PMOS transistors in parallel between a drain terminal and a ground terminal of the first PMOS transistor, and a gate of one of the plurality of first PMOS transistors is an inverter. A plurality of NMOS transistors between the drain terminal of the first NMOS transistor and the power supply terminal. Are connected in parallel, the gate of one of the plurality of first NMOS transistor is connected to the output terminal of the inverter circuit, the gate of the other transistor is configured to be connected to the resistance control signal, respectively. 제1항에 있어서, 상기 인버터의 입력단에 로우 레벨의 신호가 입력되어 하이 레벨의 신호가 출력되는 포지티브 트리거 포인트 전압을 결정하기 위하여 상기 병렬 연결된 다수개의 PMOS 트랜지스터를 모두 오프 시키고, 상기 병렬 연결된 다수개의 NMOS 트랜지스터를 선택적으로 턴온시켜 저항 값을 가변하도록 이루어진 것이 특징인 인버터 회로.The plurality of parallel connected PMOS transistors are turned off to determine a positive trigger point voltage at which a low level signal is input to an input terminal of the inverter to output a high level signal. Inverter circuit, characterized in that configured to selectively turn on the NMOS transistor to change the resistance value. 제1항에 있어서, 상기 인버터의 입력단에 하이 레벨의 신호가 입력되어 로우 레벨의 신호가 출력되는 네거티브 트리거 포인트 전압을 결정하기 위하여 상기 병렬 연결된 다수개의 NMOS 트랜지스터를 모두 오프 시키고, 상기 병렬 연결된 다수개의 PMOS 트랜지스터를 선택적으로 턴온시켜 저항 값을 가변하도록 이루어진 것이 특징인 인버터 회로.The plurality of parallel connected NMOS transistors are turned off to determine a negative trigger point voltage at which a high level signal is input to an input terminal of the inverter to output a low level signal. An inverter circuit, characterized in that the PMOS transistor is selectively turned on to vary the resistance value.
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