KR0157124B1 - Current mismatching compensation circuit for fast cmos charge pump - Google Patents

Current mismatching compensation circuit for fast cmos charge pump Download PDF

Info

Publication number
KR0157124B1
KR0157124B1 KR1019950034325A KR19950034325A KR0157124B1 KR 0157124 B1 KR0157124 B1 KR 0157124B1 KR 1019950034325 A KR1019950034325 A KR 1019950034325A KR 19950034325 A KR19950034325 A KR 19950034325A KR 0157124 B1 KR0157124 B1 KR 0157124B1
Authority
KR
South Korea
Prior art keywords
current
pmos transistor
increase
gate
drain
Prior art date
Application number
KR1019950034325A
Other languages
Korean (ko)
Other versions
KR970024562A (en
Inventor
김성원
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950034325A priority Critical patent/KR0157124B1/en
Publication of KR970024562A publication Critical patent/KR970024562A/en
Application granted granted Critical
Publication of KR0157124B1 publication Critical patent/KR0157124B1/en

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Abstract

본 발명은 고속 시모스 전하펌프의 전류 부정합 보상회로를 공개한다. 그 회로는 제1전원과 제2전원사이에 경결되고 감소 전류를 미러하여 출력전류를 감소하기 위한 제1전류 미러, 제1전원에 연결되고 증가 전류를 미러하여 출력전류를 증가하기 위한 제2전류 미러, 제1전류 미러에 의해서 발생된 감소 전류를 감소 제어신호에 응답하여 출력단자로 출력하기 위한 출력 전류 감소 제어부, 제2전류 미러에 의해서 발생된 증가 전류를 증가 제어신호에 응답하여 출력단자로 출력하기 위한 출력 전류 증가 제어부, 및 제1전원과 제2전원사이에 연결되고 증가 전류에 응답하여 제2전류 미러와 출력 전류 증가 제어부사이에 발생하는 전류 부정합을 보상하기 위한 전류 부정합 보상부로 구성되어 있다. 따라서, 제2전류 미러와 출력 전류 증가 제어부사이에서 발생하는 전류 부정합을 줄이고, 전류 스위칭 도작시 증-감 전류간에 낮은 전류 편차를 갖으면서 많은 양의 전류를 구동하는 것이 가능하다.The present invention discloses a current mismatch compensation circuit of a high speed CMOS charge pump. The circuit is a first current mirror connected between the first power supply and the second power supply to mirror the reduction current to reduce the output current, and a second current connected to the first power supply to mirror the increase current to increase the output current. An output current reduction controller for outputting the reduction current generated by the mirror and the first current mirror to the output terminal in response to the reduction control signal, and the increase current generated by the second current mirror as the output terminal in response to the increase control signal. An output current increase control unit for outputting, and a current mismatch compensation unit connected between the first power source and the second power source and compensating for the current mismatch generated between the second current mirror and the output current increase control unit in response to the increase current. have. Therefore, it is possible to reduce the current mismatch occurring between the second current mirror and the output current increasing control portion, and to drive a large amount of current while having a low current deviation between the increase and decrease currents when the current switching is started.

Description

고속 시모스(CMOS) 전하 펌프의 전류 부정합 보상회로Current Mismatch Compensation Circuit of High-Speed CMOS Charge Pump

본 발명은 고속 시모스 전하 펌프에 관한 것으로, 특히 아날로그 위상 고정루프(이하, PLL이라 한다)의 루프 필터에 사용되는 전하 펌프의 전류 증가단 전류 미러에 전류 스위칭회로와의 전압 차이를 보상하기 위한 보조 전류 미러를 연결함으로써, 전류 미러에서 발생하는 전류 부정합을 줄여 전류 증가단 전류 미러의 전류 스위칭 동작시 증가 전류와 감소 전류간에 낮은 전류 편차를 갖으면서 많은 양의 전류를 구동할 수 있도록 한 고속 시모스 전하 펌프의 전류 부정합 보상 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high speed CMOS charge pump, and more particularly, to compensate for the voltage difference from the current switching circuit in the current increasing stage current mirror of the charge pump used in the loop filter of the analog phase locked loop (hereinafter referred to as PLL). By connecting current mirrors, fast CMOS charges can drive large amounts of current while reducing current mismatches occurring in the current mirrors, resulting in low current deviations between increasing and decreasing currents during current switching operation of the current increasing stage current mirrors. It relates to a current mismatch compensation circuit of a pump.

일반적으로, 종래의 아날로그 PLL에 사용되는 루프 필터용 전하 펌프는 전송 게이트를 이용하거나 단순한 스위치를 사용하여 증감 전류를 제어하는 것으로서, 제1도에 나타낸 바와 같이 감소 전류나 증가 전류를 발생할 증가 및 감소 전류 입력 단자(IDN, IUP)의 입력신호에 의해 동작이 제어되는 다수의 MOS트랜지스터들로 4개의 전류 미러들(MP1, MP3), (MP2, MP4), (MP5, MP8), (MN1, MN2)을 구성하고, 출력 전류를 증가시키거나 감소시킬 두 제어신호 입력단자(UP, DN)의 입력신호에 의해 스위칭 동작을 반복하도록 PMOS트랜지스터(MP9)와 NMOS트랜지스터(MN3)로 단순한 형태의 전류 스위치를 구성하여 사용하고 있으며, 이 전류 스위치는 두 트랜지스터들(MP9, MN3)에 인가되는 두 제어 신호 입력단자(UP, DN)에 의해서 전류미러에 흐르는 전류가 출력단자(OUT)로 펌핑되도록 구성되어 있다.In general, the charge pump for a loop filter used in a conventional analog PLL is to control the increase or decrease current by using a transfer gate or by using a simple switch, and as shown in FIG. 1, increase and decrease to generate a decrease current or an increase current. Four current mirrors (MP1, MP3), (MP2, MP4), (MP5, MP8), (MN1, MN2) with a number of MOS transistors whose operation is controlled by the input signals of the current input terminals (IDN, IUP). And a simple current switch with a PMOS transistor (MP9) and an NMOS transistor (MN3) to repeat the switching operation by the input signals of the two control signal input terminals (UP, DN) that will increase or decrease the output current. The current switch is configured such that the current flowing in the current mirror is pumped to the output terminal OUT by the two control signal input terminals UP and DN applied to the two transistors MP9 and MN3. There.

이러한 종래의 출력 전류 스위칭 회로의 동작은 감소 전류를 발생할 감소 전류 입력단자(IDN)에 전류(Iin)를 흐르게 하면 전류 감소단 전류 미러의 PMOS트랜지스터(MP1, MP2)에 같은 양의 전류(Iin)가 흐르게 되고 이것은 또한 그와 종속으로 접속된 PMOS트랜지스터(MP3, MP4)에도 같은 양의 전류가 흐르게 한다. 그리고, 상기 PMOS트랜지스터(MP3, MP4)에 전류가 흐름에 따라 NMOS트랜지스터(MN1)에도 전류가 흐르므로 그와 종속으로 접속된 NMOS트랜지스터(MN2)가 동작되어 그의 드레인에 같은 양의 전류(Iin)를 유입시키려고 한다. 이때, NMOS트랜지스터(MN2)에 공급되는 전류는 출력 전류 감소 제어신호 입력단자(DN)에 인가되는 신호에 따라 NMOS트랜지스터(MN3; DN신호가 하이레벨일 때 동작함)가 동작되어 출력 단자(OUT)에 흐르는 전류를 감소시킬 수 있게 된다. 한편, 증가 전류를 발생할 증가 전류 입력단자(IUP)에 전류(Iin)를 흐르게 하면 전류 증가단 전류 미러의 PMOS트랜지스터(MP5)가 동작하면서 그와 접속된 PMOS트랜지스터(MP8)에도 같은 양의 전류가 흐르게 되므로 제어신호 입력단자(UP)에 인가되는 신호에 따라 PMOS트랜지스터(MP9; UP신호가 0레벨일 때 동작함)가 동작되어 출력단자(OUT)에 흐르는 전류를 증가시킬 수 있게 된다.The operation of such a conventional output current switching circuit causes an equal amount of current Iin to the PMOS transistors MP1 and MP2 of the current reducing stage current mirror when the current Iin flows through the reducing current input terminal IDN to generate a decreasing current. This also causes the same amount of current to flow in the PMOS transistors MP3 and MP4 connected therewith. As the current flows in the PMOS transistors MP3 and MP4, the current flows in the NMOS transistor MN1, so that the NMOS transistor MN2 connected to the subordinately is operated, so that the same amount of current Iin in the drain thereof. Try to inflow. At this time, the current supplied to the NMOS transistor MN2 is operated by the NMOS transistor MN3 (operated when the DN signal is high level) according to the signal applied to the output current reduction control signal input terminal DN, thereby outputting the output terminal OUT. Current can be reduced. On the other hand, when the current Iin flows through the increase current input terminal IUP that will generate the increase current, the PMOS transistor MP5 of the current increase stage current mirror operates, and the same amount of current is also applied to the PMOS transistor MP8 connected thereto. Since the PMOS transistor MP9 (operating when the UP signal is at 0 level) is operated according to the signal applied to the control signal input terminal UP, the current flowing to the output terminal OUT can be increased.

그러나, 상기와 같은 종래의 구성에서는 전류미러의 PMOS트랜지스터(MP8)에 전류 스위치의 PMOS트랜지스터(MP9)가 직렬로 연결되어 있기 때문에 PMOS트랜지스터들(MP8, MP9)간에는 게이트와 소스단자간 전압(Vgs)차이가 있게 되어 양단간의 전류 부정합이 발생되므로 상기의 전하 펌프로는 많은 양의 출력 전류를 구동할 수가 없었으며, 비록 출력단의 MOS트랜지스터의 크기를 키워서 출력 전류량을 늘린다고 하더라도 낮은 이득으로 인하여 증-감 전류간의 큰 전류 편차가 나타나기 마련이며, 이러한 큰 전류 편차를 갖는 전류 펌프는 PLL에 적용하였을 때 전류 증-감시의 루프 이득의 차이로 인하여 오동작이 발생하므로 PLL로서의 기능을 잃게 하는 문제점을 가져왔다.However, in the conventional configuration as described above, since the PMOS transistor MP9 of the current switch is connected in series to the PMOS transistor MP8 of the current mirror, the voltage Vgs between the gate and the source terminal between the PMOS transistors MP8 and MP9. Since there is a difference, current mismatch between both ends, a large amount of output current cannot be driven by the above charge pump, and even though the output current is increased by increasing the size of the MOS transistor of the output stage, A large current deviation between the derating currents appears, and a current pump having such a large current deviation causes a malfunction due to a difference in the loop gain of the current increase-monitoring when applied to the PLL, thereby causing a problem of losing its function as a PLL. come.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위해 창출한 것으로서, 증가 전류 미러와 출력 전류 스위칭 트랜지스터사이에서 발생하는 전류 부정합을 줄여 전류 스위칭 동작시 증-감 전류간에 낮은 전류 편차를 갖으면서 많은 양의 전류를 구동 가능하게 한 고속 시모스 전하 펌프의 전류 부정합 보상회로를 제공하는데 있다.An object of the present invention is to solve the above problems, and to reduce the current mismatch generated between the increase current mirror and the output current switching transistor to reduce the current mismatch between the increase and decrease current during the current switching operation a large amount The present invention provides a current mismatch compensation circuit of a high-speed CMOS charge pump capable of driving a current of.

이와같은 목적을 달성하기 위한 본 발명의 고속 시모스 전하 펌프의 전류 부정합 보상회로는 제1전원과 제2전원사이에 연결되고 감소 전류를 미러하여 출력전류를 감소하기 위한 제1전류 미러수단, 상기 제1전원에 연결되고 증가 전류를 미러하여 출력전류를 증가하기 위한 제2전류 미러수단. 상기 제1전류 미러수단에 의해서 발생된 감소 전류를 감소 제어신호에 응답하여 출력단자로 출력하기 위한 출력전류 감소 제어수단. 상기 제2전류 미러수단에 의해서 발생된 증가 전류를 증가 제어신호에 응답하여 상기 출력단자로 출력하기 위한 출력 전류 증가 제어수단, 및 상기 제1전원과 제2전원사이에 연결되고 상기 증가 전류에 응답하여 상기 제2전류 미러수단과 상기 출력 증가 제어수단사이에 발생하는 전류 부정합을 보상하기 위한 전류 부정합 보상수단을 구비한 것을 특징으로 한다.The current mismatch compensation circuit of the high speed CMOS charge pump of the present invention for achieving the above object is a first current mirror means for reducing the output current is connected between the first power supply and the second power supply to mirror the reduction current, the first Second current mirror means for increasing the output current by connecting to a first power source and mirroring the increase current. Output current reduction control means for outputting a reduction current generated by the first current mirror means to an output terminal in response to a reduction control signal. Output current increase control means for outputting the increase current generated by the second current mirror means to the output terminal in response to an increase control signal, and connected between the first power source and the second power source and in response to the increase current; And current mismatch compensation means for compensating for current mismatch between the second current mirror means and the output increase control means.

제1도는 종래의 고속 시모르 전하 펌프의 회로도이다.1 is a circuit diagram of a conventional high speed cymor charge pump.

제2도는 본 발명의 고속 시모스 전하 펌프의 전류 부정합 보상회로의 회로도이다.2 is a circuit diagram of a current mismatch compensation circuit of the high speed CMOS charge pump of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

MP1~MP6, MP8~MP10 : P모스 트랜지스터MP1 to MP6, MP8 to MP10: P MOS transistor

MN1~MN3 : N모스 트랜지스터MN1 to MN3: N-MOS transistor

10 : 전류 증가단 전류 미러 보상수단10: current increasing stage current mirror compensation means

이하, 첨부된 도면을 참고로 하여 본 발명의 고속 시모스 전하 펌프의 전류 부정합 보상회로를 설명하면 다음과 같다.Hereinafter, a current mismatch compensation circuit of the high speed CMOS charge pump of the present invention will be described with reference to the accompanying drawings.

제2도는 본 발명에 따른 고속 시모스 전하 펌프의 전류 부정합 보상회로의 회로도로서, 도면에 도시된 바와 같이 감소 전류나 증가 전류를 발생할 증가 및 감소 전류 입력단자(IDN, IUP)의 입력신호에 의해 동작이 제어되는 다수의 PMOS트랜지스터들((MP1, MP3), (MP2, MP4), (MP5, MP8), (MN1, MN2))로 전류 미러를 구성하고, 출력 전류를 증가시키거나 감소시킬 두 제어신호 입력단자(UP, DN)의 입력신호에 의해 스위칭 동작을 반복하도록 PMOS트랜지스터(MP9)와 NMOS트랜지스터(MN3)로 전류 스위치를 구성하여 상기 전류 스위치의 동작에 따라 전류 증가단 전류 미러에 흐르는 증-감 전류가 루프 필터와 연결된 출력단자(OUT)로 펌핑되도록 구성되어 있으며, 상기 전류 증가단 전류 미러에는 상기 전하 펌프의 스위칭 동작시 전류 증가단 전류 미러의 전류 입/출력 양단간에 발생하는 전류 부정합을 보상하기 위한 전류 증가단 전류 미러 보조수단(10)을 연결하여 구성하고 있다. 이때의 전류 증가단 전류 미러 보조수단(10)은 임의의 바이어스 전압(V1)이 인가되는 게이트와 증가 전류(IUP)가 인가되는 드레인과, PMOS트랜지스터(MP5)의 드레인에 연결된 소스를 가진 PMOS트랜지스터(MP6), PMOS트랜지스터(MP5)의 소스와 게이트사이에 연결된 저항(R1), PMOS트랜지스터(MP5)의 게이트에 연결된 소스와 PMOS트랜지스터(MP6)의 드레인에 연결된 게이트를 가진 PMOS트랜지스터(MP10), 및 PMOS트랜지스터(MP10)의 드레인과 전원(VSSA)사이에 연결된 저항(R2)로 구성되어 있다.2 is a circuit diagram of a current mismatch compensation circuit of a high speed CMOS charge pump according to the present invention, and is operated by input signals of the increasing and decreasing current input terminals IDN and IUP which will generate a decreasing current or an increasing current as shown in the drawing. Two controlled PMOS transistors (MP1, MP3), (MP2, MP4), (MP5, MP8), (MN1, MN2) configure a current mirror and increase or decrease the output current. A current switch is composed of a PMOS transistor MP9 and an NMOS transistor MN3 to repeat the switching operation by the input signals of the signal input terminals UP and DN, and increases the current flowing through the current increasing stage current mirror according to the operation of the current switch. The derating current is configured to be pumped to the output terminal OUT connected to the loop filter, and the current increasing stage current mirror is generated between the current input / output ends of the current increasing stage current mirror during the switching operation of the charge pump. Is configured by connecting the current increasing stage current mirror auxiliary means 10 to compensate for current mismatch. The current increasing stage current mirror auxiliary means 10 includes a PMOS transistor having a gate to which an arbitrary bias voltage V1 is applied, a drain to which an increasing current IUP is applied, and a source connected to the drain of the PMOS transistor MP5. (MP6), a resistor (R1) connected between the source and the gate of the PMOS transistor (MP5), a PMOS transistor (MP10) having a source connected to the gate of the PMOS transistor (MP5) and a gate connected to the drain of the PMOS transistor (MP6), And a resistor R2 connected between the drain of the PMOS transistor MP10 and the power supply VSSA.

이상에서와 같은 구성을 참고하여 본 발명에 따른 고속 CMOS전하 펌프의 전류 부정합 보상 회로의 동작을 설명하면 다음과 같다.Referring to the configuration as described above will be described the operation of the current mismatch compensation circuit of the high-speed CMOS charge pump according to the present invention.

먼저, 전체적인 동작은 PMOS트랜지스터(MP1, MP2, MP3, MP4, MP5, MP8)와 NMOS트랜지스터(MN1, MN2)가 전류 감소단 전류 미러를 이루고있으며, 여기에 NMOS트랜지스터(MN3)가 전류 스위치를 구성하고 있어서, 전류 감소단 전류 미러에 흐르는 전류를 단속하게 된다. 그리고, PMOS트랜지스터(MP5, MP8)가 전류 증가단 전류 미러를 이루고 있으며, 여기에 PMOS트랜지스터(MP9)가 전류 스위치를 구성하고 있어서, 전류 증가단 전류 미러에 흐르는 전류를 단속하게 된다. 그리고, 전류 증가단 전류 미러의 보조 수단(10)으로서 전류 스위치의 PMOS트랜지스터(MP9)와 동일한 게이트-소스사이의 전압(Vgs)을 갖는 PMOS트랜지스터(MP6)를 연결하고 여기에 다시 두 개의 저항(R1, R2)과 PMOS트랜지스터(MP10)를 직렬 연결함으로써 상기 PMOS트랜지스터(MP5, MP8)에서 나타나는 전류 편차를 제거하여 전류 증가단 전류미러의 양단간에 발생하는 전류 부정합을 최소화할 수 있게 된다.First of all, PMOS transistors (MP1, MP2, MP3, MP4, MP5, MP8) and NMOS transistors (MN1, MN2) form a current reduction stage current mirror, where the NMOS transistor (MN3) constitutes a current switch. Therefore, the current flowing through the current reduction stage current mirror is interrupted. The PMOS transistors MP5 and MP8 form a current increasing stage current mirror, and the PMOS transistor MP9 constitutes a current switch to interrupt the current flowing through the current increasing stage current mirror. Then, as an auxiliary means 10 of the current increasing stage current mirror, the PMOS transistor MP6 having the same gate-source voltage Vgs as the PMOS transistor MP9 of the current switch is connected, and again two resistors ( By connecting R1 and R2 and the PMOS transistor MP10 in series, current deviation occurring in the PMOS transistors MP5 and MP8 can be eliminated, thereby minimizing current mismatch occurring between both ends of the current increasing stage current mirror.

즉, 전류 감소를 발생할 감소 전류 입력단자(IDN)에 전류(Iin)를 흐르게 하면 전류 감소단 전류미러의 PMOS트랜지스터(MP1, MP2)에 같은 양의 전류(Iin)가 흐르게 되고 이것은 또한 그와 종속으로 접속된 PMOS트랜지스터(MP3, MP4)에도 같은 양의 전류가 흐르게 된다. 그리고, PMOS트랜지스터(MP3, MP4)에 전류가 흐름에 따라 NMOS트랜지스터(MN1)에도 그 전류가 흐르므로 그와 종속으로 접속된 NMOS트랜지스터(MN2)가 동작되어 그의 드레인에 같은 양의 전류(Iin)가 흐르게 된다. 이때 전류 감소단 전류미러의 NMOS트랜지스터(MN2)에 공급되는 전류는 출력전류 감소 제어신호(DN)에 따라 NMOS트랜지스터(MN3)가 온되면 출력단자(OUT)로 흐르는 전류를 감소시킬 수 있게 된다. 즉, 제어신호(DN)이 하이레벨이면 NMOS트랜지스터(MN3)가 온되어 출력단자(OUT)로 흐르는 전류를 감소시키게 된다.That is, when the current Iin flows through the reduced current input terminal IDN which will cause the current reduction, the same amount of current Iin flows through the PMOS transistors MP1 and MP2 of the current reduction stage current mirror, which is also dependent on the current Iin. The same amount of current also flows through the PMOS transistors MP3 and MP4 connected to each other. As the current flows in the PMOS transistors MP3 and MP4, the current also flows in the NMOS transistor MN1, so that the NMOS transistor MN2 connected to the slave is operated to the same amount of current Iin in the drain thereof. Will flow. At this time, the current supplied to the NMOS transistor MN2 of the current reduction stage current mirror can reduce the current flowing to the output terminal OUT when the NMOS transistor MN3 is turned on according to the output current reduction control signal DN. That is, when the control signal DN is at the high level, the NMOS transistor MN3 is turned on to reduce the current flowing to the output terminal OUT.

이와 반대로, 증가 전류를 발생할 증가 전류 입력단자(IUP)에 전류(Iin)를 흐르게 하면 PMOS트랜지스터(MP10)와 로우레벨의 기준전압(V1)이 인가되는 PMOS트랜지스터(MP6)이 동작하면서 전류 증가단 전류미러의 PMOS트랜지스터(MP5)에 전류를 흐르게 하고, PMOS트랜지스터(MP5)와 종속 접속된 PMOS트랜지스터(MP8)에도 같은 양의 전류가 흐르게 됨으로 출력전류 증가 제어신호(UP)에 따라 PMOS트랜지스터(MP9)가 온되면 출력단자(OUT)로 흐르는 전류를 증가시킬 수 있게 된다. 즉, 제어신호(UP)가 로우레벨이면 PMOS트랜지스터(MP9)가 온되어 출력전류(OUT)를 감소시키게 된다. 이때, 전류 증가단 전류미러의 PMOS트랜지스터(MP5)와그에 직렬 접속된 전류미러 보조수단(10)에서는 전류 증가단 전류미러의 PMOS트랜지스터(MP8)와 전류 스위치의 PMOS트랜지스터(MP9)사이에 유지되는 게이트-소스사이의 전압(Vgs) 차이를 PMOS트랜지스터(MP6), 저항(R1, R2), 및 PMOS트랜지스터(MP10)에 의해 보상할 수 있게 됨으로 전류 증가단 전류미러의 양단자간 전압차이에 의해 발생되는 증-감 전류간의 전류 부정합을 줄일 수 있게 되어 전류 편차를 최소화할 수 있게 된다.On the contrary, when the current Iin flows through the increase current input terminal IUP to generate an increase current, the PMOS transistor MP10 and the PMOS transistor MP6 to which the low level reference voltage V1 is applied operate the current increase terminal. The current flows through the PMOS transistor MP5 of the current mirror, and the same amount of current also flows through the PMOS transistor MP8 cascaded with the PMOS transistor MP5, so that the PMOS transistor MP9 depends on the output current increase control signal UP. When is turned on, the current flowing to the output terminal (OUT) can be increased. That is, when the control signal UP is at the low level, the PMOS transistor MP9 is turned on to reduce the output current OUT. At this time, the PMOS transistor MP5 of the current increasing stage current mirror and the current mirror auxiliary means 10 connected in series thereof are held between the PMOS transistor MP8 of the current increasing stage current mirror and the PMOS transistor MP9 of the current switch. The voltage (Vgs) difference between the gate and the source can be compensated by the PMOS transistors MP6, resistors R1 and R2, and the PMOS transistors MP10, which are caused by the voltage difference between the terminals of the current mirror at the current increasing stage. The current mismatch between the increasing and decreasing currents can be reduced, thereby minimizing the current deviation.

상술한 바와 같이 본 발명에 따른 고속 CMOS 전하 펌프의 전류 부정합 보상회로는 아날로그 위상 동기 루프(PLL: phase locked loop)에 사용되는 고속 CMOS 전하 펌프의 전류 증가단 전류미러에 출력 전류 증가 트랜지스터와의 전압 차이를 보상하기 위한 보조 수단을 연결함으로써, 전류 미러와 출력 전류 증가 제어 트랜지스터사이에 발생하는 전류 부정합을 줄일 수 있고, 전류 증가단 전류미러의 전류 스위칭 동작시 증가 전류와 감소 전류간에 낮은 전류 편차를 갖으면서 많은 양의 전류를 구동할 수 있다.As described above, the current mismatch compensation circuit of the high speed CMOS charge pump according to the present invention has a voltage with an output current increasing transistor in a current increasing stage current mirror of a high speed CMOS charge pump used in an analog phase locked loop (PLL). By connecting auxiliary means to compensate for the difference, it is possible to reduce the current mismatch occurring between the current mirror and the output current increase control transistor, and to reduce the low current deviation between the increase current and the decrease current during the current switching operation of the current increase stage current mirror. It can drive a large amount of current while having.

Claims (6)

제1전원과 제2전원사이에 연결되고 감소 전류를 미러하여 출력전류를 감소하기 위한 제1전류 미러수단; 상기 제1전원에 연결되고 증가 전류를 미러하여 출력전류를 증가하기 위한 제2전류 미러수단; 상기 제1전류 미러수단에 의해서 발생된 감소 전류를 감소 제어신호에 응답하여 출력단자로 출력하기 위한 출력 전류 감소 제어수단; 상기 제2전류 미러수단에 의해서 발생된 증가 전류를 증가 제어신호에 응답하여 상기 출력단자로 출력하기 위한 출력 전류 증가 제어수단; 및 상기 제1전원과 제2전원사이에 연결되고 상기 증가 전류에 응답하여 상기 제2전류 미러수단과 상기 출력 전류 증가 제어수단사이에 발생하는 전류 부정합을 보상하기 위한 전류 부정합 보상수단을 구비한 것을 특징으로 하는 고속 CMOS전하 펌프의 전류 부정합 보상 회로.First current mirror means connected between the first power supply and the second power supply for mirroring the reduction current to reduce the output current; Second current mirror means connected to said first power source for mirroring an increase current to increase an output current; Output current reduction control means for outputting a reduction current generated by the first current mirror means to an output terminal in response to a reduction control signal; Output current increase control means for outputting the increase current generated by the second current mirror means to the output terminal in response to an increase control signal; And current mismatch compensation means connected between the first power source and the second power source and configured to compensate for current mismatch between the second current mirror means and the output current increase control means in response to the increase current. A current mismatch compensation circuit of a high speed CMOS charge pump. 제1항에 있어서, 상기 제1전류 미러수단은 상기 제1전원에 연결된 소스와 게이트와 공통 연결된 드레인을 가진 제1PMOS트랜지스터; 상기 제1PMOS트랜지스터의 게이트에 연결된 소스와 상기 감소 전류가 인가되는 게이트 및 드레인을 가진 제2PMOS트랜지스터; 상기 제1전원에 연결되 소스와 상기 제1PMOS트랜지스터의 게이트에 연결된 게이를 가진 제3PMOS트랜지스터; 상기 제3PMOS트랜지스터의 드레인에 연결되 소스와 상기 제2PMOS트랜지스터의 게이트에 연결된 게이트를 가진 제4PMOS트랜지스터; 상기 제4PMOS트랜지스터의 드레인에 연결된 드레인 및 게이트와 상기 제2전원에 연결된 소스를 가진 제1NMOS트랜지스터; 및 상기 제1NMOS트랜지스터의 게이트에 연결된 게이트와 상기 제2전원에 연결된 소스를 가진 제2NMOS트랜지스터를 구비한 것을 특징으로 하는 고속 CMOS전하 펌프의 전류 부정합 보상 회로.The semiconductor device of claim 1, wherein the first current mirror unit comprises: a first PMOS transistor having a drain connected in common with a source and a gate connected to the first power source; A second PMOS transistor having a source connected to the gate of the first PMOS transistor, and a gate and a drain to which the reduction current is applied; A third PMOS transistor having a source connected to the first power source and a gay connected to a gate of the first PMOS transistor; A fourth PMOS transistor having a source connected to the drain of the third PMOS transistor and a gate connected to the gate of the second PMOS transistor; A first NMOS transistor having a drain and a gate connected to the drain of the fourth PMOS transistor and a source connected to the second power source; And a second NMOS transistor having a gate connected to the gate of the first NMOS transistor and a source connected to the second power supply. 2. 제1항 또는 제2항에 있어서, 상기 출력 전류 감소 제어수단은 상기 감소 제어신호가 인가되는 게이트와 상기 제2NMOS트랜지스터의 드레인에 연결된 소스와 상기 출력단자에 연결된 드레인을 가진 제3NMOS트랜지스터를 구비한 것을 특징으로 하는 고속 CMOS전하 펌프의 전류 부정합 보상 회로.3. The output current reducing control means of claim 1 or 2, further comprising a third NMOS transistor having a gate connected to the reduction control signal, a source connected to the drain of the second NMOS transistor, and a drain connected to the output terminal. A current mismatch compensation circuit of a high speed CMOS charge pump. 제1항에 있어서, 상기 제2전류 미러수단은 상기 제1전원에 연결된 소스를 가진 제5PMOS트랜지스터; 및 상기 제1전원에 연결되 소스와 상기 제5PMOS트랜지스터의 게이트에 연결된 게이트를 가진 제6PMOS트랜지스터를 구비한 것을 특징으로 하는 고속 CMOS전하 펌프의 전류 부정합 보상 회로.2. The apparatus of claim 1, wherein the second current mirror means comprises: a fifth PMOS transistor having a source coupled to the first power source; And a sixth PMOS transistor having a source connected to the first power supply and a gate connected to a gate of the fifth PMOS transistor. 제1항 또는 제4항에 있어서, 상기 출력 전류 증가 제어수단은 상기 증가 제어신호가 인가되는 게이트와 상기 제6PMOS트랜지스터의 드레인에 연결된 소스와 상기 출력단자에 연결된 드레인을 가진 제7PMOS트랜지스터를 구비한 것을 특징으로 하는 고속 CMOS전하 펌프의 전류 부정합 보상 회로.The output current increasing control means includes a seventh PMOS transistor having a gate to which the increase control signal is applied, a source connected to a drain of the sixth PMOS transistor, and a drain connected to the output terminal. A current mismatch compensation circuit of a high speed CMOS charge pump. 제1항 또는 제4항에 있어서, 상기 전류 부정합 보상수단은 상기 제5PMOS트랜지스터의 드레인에 연결된 소스와 상기 증가 전류가 인가되는 드레인과 소정레벨의 제어전압이 인가되는 게이트를 가진 제8PMOS트랜지스터; 상기 제1전원에 연결된 일측을 가진 제1저항; 상기 제1저항의 타측에 연결된 소스와 상기 증가 전류가 인가되는 게이트 전극을 가진 제9PMOS트랜지스터; 및 상기 제9PMOS트랜지스터의 드레인에 연결된 일측과 상기 제2전원에 연결된 타측을 가진 제2저항을 구비한 것을 특징으로 하는 고속 CMOS전하 펌프의 전류 부정합 보상 회로.The transistor of claim 1 or 4, wherein the current mismatch compensation means comprises: an eighth PMOS transistor having a source connected to the drain of the fifth PMOS transistor, a drain to which the increase current is applied, and a gate to which a control voltage of a predetermined level is applied; A first resistor having one side connected to the first power source; A ninth PMOS transistor having a source connected to the other side of the first resistor and a gate electrode to which the increase current is applied; And a second resistor having one side connected to the drain of the ninth PMOS transistor and the other side connected to the second power source.
KR1019950034325A 1995-10-06 1995-10-06 Current mismatching compensation circuit for fast cmos charge pump KR0157124B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950034325A KR0157124B1 (en) 1995-10-06 1995-10-06 Current mismatching compensation circuit for fast cmos charge pump

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950034325A KR0157124B1 (en) 1995-10-06 1995-10-06 Current mismatching compensation circuit for fast cmos charge pump

Publications (2)

Publication Number Publication Date
KR970024562A KR970024562A (en) 1997-05-30
KR0157124B1 true KR0157124B1 (en) 1999-02-18

Family

ID=19429467

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950034325A KR0157124B1 (en) 1995-10-06 1995-10-06 Current mismatching compensation circuit for fast cmos charge pump

Country Status (1)

Country Link
KR (1) KR0157124B1 (en)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555471B1 (en) * 1998-07-29 2006-03-03 삼성전자주식회사 Charge pump adaptively controlling current offset
KR100345455B1 (en) 2000-10-23 2002-07-26 주식회사 케이티 VC merging apparatus and method of connections establishment and termination in VC merging apparatus
KR100383116B1 (en) * 2000-11-22 2003-05-09 주식회사 티엘아이 Charge pump circuit for compensating current mismatch and phase locked loop circuit using the same
KR100423011B1 (en) * 2001-09-29 2004-03-16 주식회사 버카나와이어리스코리아 Charge Pump Circuit for PLL
KR100750059B1 (en) * 2001-11-20 2007-08-16 매그나칩 반도체 유한회사 Charge pumping circuit having current control means
KR101025795B1 (en) 2009-12-30 2011-04-04 안현구 Electrical charge relay enhancer and solar cell system including the enhancer
KR101276585B1 (en) * 2011-11-21 2013-06-19 선문대학교 산학협력단 Electrical charge relay enhancer and solar cell system including electrical charge relay enhancer

Also Published As

Publication number Publication date
KR970024562A (en) 1997-05-30

Similar Documents

Publication Publication Date Title
US6998902B2 (en) Bandgap reference voltage circuit
US5027053A (en) Low power VCC /2 generator
US4992755A (en) Transistor circuit
KR100205506B1 (en) Switchable current-reference voltage generator
KR0157124B1 (en) Current mismatching compensation circuit for fast cmos charge pump
US4933643A (en) Operational amplifier having improved digitally adjusted null offset
US6236195B1 (en) Voltage variation correction circuit
US5864254A (en) Differential amplifier circuit with enlarged range for source voltage and semiconductor device using same
US5506495A (en) Step-down circuit with stabilized internal power-supply
KR19990087228A (en) Internal Voltage Reference Output Driver
JPH04286408A (en) Amplifier circuit
KR100573249B1 (en) Constant voltage power supply
KR102572587B1 (en) Comparator and oscillation circuit
EP3308240A1 (en) Start-up circuits
US5608350A (en) Operational amplifier with control sequence circuit
JP3540401B2 (en) Level shift circuit
JP4641219B2 (en) Output buffer circuit
US5864228A (en) Current mirror current source with current shunting circuit
JP3799775B2 (en) Output buffer circuit
US5719524A (en) Circuit having an input terminal for controlling two functions
KR0174497B1 (en) Current Switching Circuit of High Speed CMOS Charge Pump
KR19980033958A (en) Inverter circuit
KR19980070085A (en) Stabilized current mirror circuit
JP2000194432A (en) Power source circuit for cmos logic
KR940002932Y1 (en) 1/2 vcc voltage generator

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090714

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee