KR940002932Y1

KR940002932Y1 - 1/2 vcc voltage generator

Info

Publication number: KR940002932Y1
Application number: KR2019910014767U
Authority: KR
Inventors: 김태훈
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-09-11
Filing date: 1991-09-11
Publication date: 1994-05-02
Also published as: KR930007681U

Abstract

내용 없음.No content.

Description

1/2 VCC voltage generator

제1도는 종래의 1/2 V_CC전압 발생기 회로도.1 is a conventional 1/2 V _CC voltage generator circuit diagram.

제2도는 1/2 V_CC레퍼런스 전압발생기 회로도.2 is a circuit diagram of a 1/2 V _CC reference voltage generator.

제3도는 본 고안의 1/2 V_CC전압발생기 회로도.3 is a circuit diagram of a 1/2 V _CC voltage generator of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11~16 : MOS 트랜지스터 20 : 기준전압발생기11 ~ 16: MOS transistor 20: reference voltage generator

30 : 차동증폭기 40 : 드라이브단30: differential amplifier 40: drive stage

MN1~MN4 : NMOS 트랜지스터 P1~MP3 : PMOS 트랜지스터MN1 to MN4: NMOS transistor P1 to MP3: PMOS transistor

P1~P5 : PMOS 트랜지스터P1-P5: PMOS transistor

본 고안은 반도체 집적회로에서 사용되는 1/2 V_CC전압발생기에 관한 것이며, 특히 칩을 초기에 셋업(Set-Up)시 타이밍(Timing)을 단축시키면서 대기(Stand-by)시 전류를 작게하고 V_CC전압이나 부하의 변화에 빨리 응답하도록 한 1/2 V_CC전압발생기에 관한 것이다.The present invention relates to a 1/2 V _CC voltage generator used in a semiconductor integrated circuit, and in particular, reduces the current during stand-by while shortening the timing when the chip is initially set-up. It relates to a 1/2 V _CC voltage generator that responds quickly to changes in V _CC voltage or load.

종래부터 반도체 메모리 회로에서 비트선을 1/2 V_CC로 충전시키기 위하여 1/2 V_CC전압발생기를 사용하여 왔는데, 이러한 1/2 V_CC전압발생기의 한 예가 제1도에 도시되어 있다.Conventionally, a 1/2 V _CC voltage generator has been used to charge a bit line to 1/2 V _CC in a semiconductor memory circuit. An example of such a 1/2 V _CC voltage generator is shown in FIG.

제1도에서와 같이 종래의 1/2 V_CC전압발생기는 엔모오스 트랜지스터(14,15)의 커런드미터와 피모오스 트랜지스터(12,13)의 커런트미터로 구성되어 전류량의 조절 및 출력전압안정화에 기여하는 커런트미러부(18)와, 피모스 트랜지스터(11)와 엔모스 트랜지스터(16)로 구성되는 피이드백되는 출력단 전압을 증폭하여 엔모스 트랜지스터(15)의 게이트와 피모스 트랜지스터(13)의 게이트로 인가하는 증폭부(17)로 구성되어 있다.As shown in FIG. 1, the conventional 1/2 V _CC voltage generator is composed of a current meter of the EnMOS transistors 14 and 15 and a current meter of the PMOS transistors 12 and 13 to adjust the amount of current and stabilize the output voltage. The amplified output terminal voltage constituted by the current mirror unit 18 and the PMOS transistor 11 and the NMOS transistor 16 that contributes to the amplification is amplified so that the gate and PMOS transistor 13 of the NMOS transistor 15 are amplified. The amplifier 17 is applied to the gate of the amplifier.

즉 이 1/2 Vcc 전압발생기는 대기시 전력소비를 줄이기 위하여 2개의 커런트미러를 사용하여 NMOS 트랜지스터(15)의 게이트에 1/2 V_CC+V_TM의 전압이, 그리고 PMOS 트랜지스터(13)의 게이트단에는 1/2 V_CC+V_TP의 전압이 유지하게되어 이 두 드라이브 트랜지스터(15,13)는 턴오프되므로 상기 두 트랜지스터 사이로 흐르는 전류는 극히 작아지도록 하였다(여기에서 V_TM은 NMOS 트랜지스터(14)의 문턱전압이고, VTP는 PMOS 트랜지스터(12)의 문턱전압이다).In other words, the 1/2 Vcc voltage generator uses two current mirrors to reduce the standby power consumption, so that the voltage of 1/2 V _CC + V _TM is applied to the gate of the NMOS transistor 15 and that the PMOS transistor 13 At the gate stage, the voltage of 1/2 V _CC + V _TP is maintained so that the two drive transistors 15 and 13 are turned off, so that the current flowing between the two transistors is extremely small (where V _TM is an NMOS transistor) 14 is the threshold voltage, and VTP is the threshold voltage of the PMOS transistor 12).

그리고, 출력단 V_OUT의 전압이 △V만큼 높을 경우는 피모스 트랜지스터(13)의 게이트-소스전압(V_GS)이 1/2 V_CC-V_TP에서 1/2 V_CC+V_TP+△V만큼 증가한다.And, when high voltage of the output terminal V _OUT △ V as a gate of the PMOS transistor (13) - 1/2 V _CC + in the source voltage (V _GS) is _{_{_{1/2 V CC -V TP V TP +}}} △ V Increases by.

이때 피모스 트랜지스터(13)을 통해서 흐르는 전류는 (V_GS-vr)²에 비례하므로(V_r는 피모스 트랜지스터(13)의 문턱전압) 대기시 보다 훨씬 많은 양의 전류가 흘러서 출력단 V_out의 전압을 빨리 다스챠지 시키고, 출력단의 전압이 △V만큼 낮은 경우는 엔모스 트랜지스터(15)의 게이트-소스전압(V_GS)이 1/2 V_CC-V_TP에서 1/2 V_CC+V_TP+△V만큼 증가함에 따라 엔모스 트랜지스터(15)를 통하여 많은양의 전류가 흘러서 출력단의 전압을 챠지시킨다.The blood current flowing through the MOS transistor 13 is proportional to (V _GS-vr) ² (V _r is blooming threshold voltage of the MOS transistor 13) flows through the much larger amount of current than that of the atmosphere of the output terminal V _out If the charge voltage soon dozen and, the voltage at the output △ V is as low yen gate of the MOS transistor 15 to source voltage (V _GS) is _{_{_{1/2 V CC -V TP 1/2 V CC}}} + V TP in As + ΔV increases, a large amount of current flows through the NMOS transistor 15 to charge the voltage at the output terminal.

또 출력단 V_out의 전압변화가 피이드백 되어 피모스 트랜지스터(11)와 엔모스 트랜지스터(16)의 증폭부(17)를 통해 증폭되어 엔모스 트랜지스터(15)의 게이트와 피모스(13)의 게이트에 인가되므로 출력단(V_out)을 챠지 또는 디스챠지 시키는 엔모스 트랜지스터(15)와 피모스 트랜지스터(13)의 게이트, 소스전압(V_GS)을 증폭시키도록 되어 있었다.In addition, the voltage change of the output terminal V _out is fed back and amplified by the amplifier 17 of the PMOS transistor 11 and the NMOS transistor 16 to be gated of the gate of the NMOS transistor 15 and the PMOS 13. The gate and source voltage V _GS of the NMOS transistor 15 and the PMOS transistor 13 that charge or discharge the output terminal V _out are amplified.

그리나, 전자회로가 고속화, 고집적화되어 감에 따라 이러한 종래의 1/2 V_CC전압발생기 보다도 더욱 빠른 동작과 더 작은 대기전류가 요구되어 왔으며, 본 고안은 이러한 필요를 충족시켜 줄 수 있도록 하기 위한 것이다.However, as electronic circuits become faster and more integrated, faster operation and smaller quiescent current have been required than the conventional 1/2 V _CC voltage generators, and the present invention is designed to meet these needs. .

본 고안은 1/2 V_CC전압을 출력하는 기준전압발생기(20)와, NMOS 및 PMOS 트랜지스터 MN3, MP3의 일측단이 서로 직렬 접속되고, 이의 게이트가 병렬 접속되며, 상기 직렬접속접에 출력단(V_out)이 연결되어 임의의 제어신호에 의해 1/2 V_CC전압을 출력하는 드라이브회로(40)와, 상기 기준전압발생기(20)의 출력단과 드라이브회로(40) 및 출력단(V_out)에 연결되어 상기 출력전압(Vout)의 레벨에 따라 상기 드라이브회로(40)를 제어하여 출력전압(Vout)이 항시 1/2 V_CC레벨로 유지되도록 하는 차동증촉회기(30)를 포함하여서 된 것이다.The present invention is a reference voltage generator 20 for outputting a 1/2 V _CC voltage, and one end of the NMOS and PMOS transistors MN3, MP3 are connected in series, the gate thereof is connected in parallel, the output terminal ( V _out ) is connected to the drive circuit 40 for outputting a 1/2 V _CC voltage by an arbitrary control signal, and to the output terminal, the drive circuit 40 and the output terminal (V _out ) of the reference voltage generator 20. And a differential steam generator 30 connected to control the drive circuit 40 according to the level of the output voltage Vout so that the output voltage Vout is always maintained at a level of 1/2 V _CC .

이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.Hereinafter, described in detail by the accompanying drawings as follows.

제2도는 1/2 V_CC기준전압발생기(20)의 회로도로서, 상기 기준전압발생기(20)는 공정변수나 백바비어스(Back Bias) 효과에 둔감하도록 하기 위하여 PMOS 트랜지스터 5개를 사용하여 항상 1/2 V_CC가 발생되도록 구성한 것이며, PMOS 트랜지스터인 P₁, P₂및 P₃의 접속점은 3/4 V_CC및 1/4 V_CC가 되고, P₄의 게이트는 3/4 V_CC에 연결되고, P₅의 게이트는 1/4 V_CC에 접속되어 있다.FIG. 2 is a circuit diagram of a 1/2 V _CC reference voltage generator 20, which always uses five PMOS transistors in order to be insensitive to process variables or back bias effects. It is configured to generate 1/2 V _CC , and the connection points of P ₁ , P ₂ and P ₃ , which are PMOS transistors, are 3/4 V _CC and 1/4 V _CC , and the gate of P ₄ is connected to 3/4 V _CC . The gate of P ₅ is connected to 1/4 V _CC .

그래서, 결국 P₄와 P₅의 V_GS는 각각 1/4 V_CC가 되어 같은 크기로 되고, P₁와 P₄의 접속점은 항상 안정된 1/2 V_CC전압이 발생된다.Thus, V _GS of P ₄ and P ₅ become 1/4 V _CC , respectively, and become the same size, and the connection point of P ₁ and P ₄ always generates stable 1/2 V _CC voltage.

제3도는 1/2 V_CC기준전압을 받아서 초기 셋업시의 타이밍을 줄이고 대기전류를 작게하여, 전압변동에 즉시 대응 할 수 있는 1/2 V_CC전압발생기의 회로도이다.3 is a circuit diagram of a 1/2 V _CC voltage generator capable of immediately responding to voltage fluctuations by receiving a 1/2 V _CC reference voltage, reducing the timing of initial setup and reducing the standby current.

이 1/2 V_CC전압발생기는 1/2 V_CC기준전압발생기(20)와, PMOS 트랜지스터인 MP₁, MP₂그리고 NMOS 트랜지스터인 MN1, MN2 그리고 MN4로 구성된 차동증폭기(30)와, NMOS인 MN3와 PMOS의 MP3로 구성된 드라이브단(40)으로 이루어져 있다.The 1/2 V _CC voltage generator is 1/2 V _CC and a reference voltage generator 20 and, PMOS transistor MP _1, MP ₂ and the NMOS transistor of the differential amplifier 30 consisting of MN1, MN2, and MN4, NMOS the It consists of a drive stage 40 consisting of MN3 and MP3 of PMOS.

또한 1/2 Vcc 기준전압발생기(20)의 출력인 V_ref를 차동증폭기(30)의 한쪽 입력단자인 MN1의 게이트에 연결하고, V_out를 차동증폭기(30)의 다른 입력단자인 MN2의 게이트에 연결하여, 항상 MN1의 게이트전압과 MN2의 게이트전압이 같아지도록 구성하여 MP1과 MN1의 전류와 MP2와 MN2의 전류를 동일하게 이루어지도록 구성한다.Also, connect V _ref , the output of the 1/2 Vcc reference voltage generator 20, to the gate of MN1, one input terminal of the differential amplifier 30, and V _out to the gate of MN2, the other input terminal of the differential amplifier 30. In this configuration, the gate voltage of MN1 and the gate voltage of MN2 are always the same so that the current of MP1 and MN1 and the current of MP2 and MN2 are made the same.

그리고, 차동증폭기(30)의 출력단자(B)는 드라이브단(40)와 두 트랜지스터 MN3와 MP3의 게이트에 연결되며, 상기 두 트랜지스트 MN3와 MP3의 소스, 드레인의 접속점(B)을 1/2 V_CC전압발생기(20)의 출력 V_out으로 하고, MP3의 서브(Sub)를 V_out단자에 접속하여 MP3의 문턱전압을 낮추어 V_out가 1/2 V_CC이상이 될 때 MP3가 온(ON) 되도록하며, 노드 A는 전류미러 MP1과 MP2의 게이트에 같은 전압을 공급하는 노드를 가르키고 있다.The output terminal B of the differential amplifier 30 is connected to the drive terminal 40 and the gates of the two transistors MN3 and MP3, and the connection point B between the source and drain of the two transistors MN3 and MP3 is 1 /. Set the output V _out of the 2 V _CC voltage generator 20 and connect the sub of MP3 to the V _out terminal to lower the threshold voltage of MP3 so that the MP3 is turned on when V _out becomes 1/2 V _CC or more. Node A refers to a node supplying the same voltage to the gates of the current mirrors MP1 and MP2.

상기와 같이 이루어진 본 고안에 따른 1/2 V_CC전압발생기의 동작과정은, 먼처 초기상태에 1/2 V_CC기준전압발생기(20)에서 발생된 1/2 V_CCV_ref가 차동증폭기(30)의 MN1의 게이트에 인가되고, MN2의 게이트에 연결된 V_out가 초기에 접지 상태이므로 MN2가 오프되어, B 노드 전압이 V_CC까지 올라가게 되며, 이럴 경우 드라이브단(40)인 트랜지스터 MN3의 V_GS값은 충분히(Full V_CC)커서 많은 전류로 단시간 내에 V_out에 연결된 선로(비트라인)의 캐패시턴스(C₁)를 충전시키게 된다.Operation of the 1/2 _CC V voltage generator according to the present invention made as described above, the meoncheo the initial state occurred in 1/2 V _CC reference voltage generator (20) 1/2 V _CC V _ref is a differential amplifier (30 ) Is applied to the gate of MN1, and V _out connected to the gate of MN2 is initially grounded, so MN2 is turned off and the B node voltage goes up to V _CC . In this case, V of the transistor MN3 of the drive stage 40 is increased. _{The GS} value is large enough (Full V _CC ) to charge the capacitance (C ₁ ) of the line (bit line) connected to V _out in a short time with a large amount of current.

한편 접지상태에 있는 V_out의 전위가 상기 충전전류로 인해 전위가 상승되기 시작하여 1/2 V_CC가 되면 차동증폭기(30)의 트랜지스트 MN2가 온되어 B노드의 전압은 내려오고, 따라서 드라이브단(40)의 MN3는 오프되나 이때의 B노드 전압크기에서 트랜지스터 MP3가 온되지는 않는다. 만일 V_out전압이 1/2 V_CC보다 높게되면 차동증폭기(30) MN2의 V_GS값이 커지게 되어 B노드 전압이 낮아짐에 따라 드라이브단(40)의 MP3를 온되게 하여 V_out전압이 1/2 V_CC로 되도록 동작한다.On the other hand, when the potential of V _out in the ground state starts to rise due to the charging current and reaches 1/2 V _CC , the transistor MN2 of the differential amplifier 30 is turned on so that the voltage at the node B is lowered, thus driving the drive. MN3 of stage 40 is turned off, but transistor MP3 is not turned on at B node voltage level at this time. If the V _out voltage is higher than 1/2 V _CC , the V _GS value of the differential amplifier 30 MN2 increases, and as the B node voltage decreases, MP3 of the drive stage 40 is turned on so that the V _out voltage becomes 1. It _operates to become / 2 V _CC .

이 경우 차동증폭기(30)에 대기전류가 흐르게 되는데 이것은 MN4의 게이트 폭과 길이 비를 조절하여 전류크기를 줄일 수 있으며, 또한 B노드의 전압이 드리이브단(40)인 MN3와 MP3의 V_T와는 상당한 차이를 둔 상태에서 MN3와 MP3를 오프시키고 있으므로 이들의 서브-드레쉬홀드(Sub-threshold) 전류는 수 PA 정도로 무시할 정도가 된다.In this case, the standby current flows through the differential amplifier 30, which can reduce the current size by adjusting the gate width and length ratio of the MN4, and the voltage of the B node is different from the V _T of the MN3 and the MP3 of the drive stage 40. MN3 and MP3 are turned off with significant differences, so their sub-threshold currents are negligible by a few PAs.

이상에서 상술한 바와 같이 동작되는 본 고안의 1/2 V_CC전압발생기는, 종래의 1/2 V_CC전압발생기와는 달리 드라이브단(40)의 트랜지스터를 초기에 풀(FuLL) V_CC로 구동시키므로 큰 전류를 공급하여 단시간에 1/2 V_CC까지 상승시킬 수 있을 뿐만아니라 V_out가 1/2 V_CC상태이면 MN3와 MP3를 오프시키고, 차동증폭기(30)의 전류도 MN4로 조정하여 대기시 전류를 극소화 시킬수 있을뿐만 아니라 부하(비트선)의 전류뉴설로 인하여 전압이 변동된다 하여도 이 변동이 차동증폭기(30)에 의하여 신속히 증폭되고, 드라이브단(40)를 구동시켜 V_out을 1/2 V_CC로 항시 유지시킬 수 있게되는 것이다.1/2 V _CC voltage generator of the subject innovation that operate as described above in the above is a full-transistor at the beginning of the contrast to the conventional 1/2 V _CC voltage generator drive stage (40) (FuLL) driven by V _CC Therefore, not only can a large current be supplied and rise up to 1/2 V _CC in a short time, but when V _out is 1/2 V _CC , the MN3 and MP3 are turned off, and the current of the differential amplifier 30 is also adjusted to MN4 to stand by. Not only can the current be minimized, but even if the voltage fluctuates due to current current of the load (bit line), the fluctuation is rapidly amplified by the differential amplifier 30, and the drive stage 40 is driven to drive V _out to 1. It can be maintained at / 2 V _CC all the time.

Claims

A reference voltage generator 20 for outputting a 1/2 V _CC voltage and one end of the NMOS and PMOS transistors MN3 and MP3 are connected in series with each other, and a gate thereof is connected in parallel, and an output terminal V _out is connected to the series connection point. A drive circuit 40 connected to output a 1/2 V _CC voltage by an arbitrary control signal, and connected to an output terminal of the reference voltage generator 20, a drive circuit 40, and an output terminal V _out . depending on the level of the voltage (V _out) of a differential amplifier hayeoseo session 30, which is kept as the output voltage (V _out) is always 1/2 V _CC level, and controls the drive circuit (40) 1/2 V _CC voltage generator.

2. The differential amplifier 30 has a single PMOS and an NMOS transistor, MP1, MN1 and MP2, MN2, respectively, connected in series, and gate terminals of the PMOS transistors MP1 and MP2 and MN1 and MN2, respectively. One end of each is connected in parallel, the parallel connection point (A) of the MP1, MP2 is connected to the serial connection point (C) of the MP1 and MN1, the other end of the MP1, MP2 is simultaneously applied to the V _CC MN1 One end of MN4, which is an NMOS transistor to which V _CC is applied, is connected to the parallel connection point D of MN2, and an output terminal of the reference voltage generator 20 and a drive circuit 40 are connected to the gate ends of the MN1 and MN2. An output terminal (V _out ) is connected, respectively, and the MP2 and MN2 serial connection point (E) is a 1/2 V _CC voltage generator, characterized in that each connected to the MN3, MP3 gate of the drive stage (40).

The method of claim 1, wherein, when connecting the transistor MP3 of the drive of the sub-stage 40 to the terminal V _out, V _out terminal voltage becomes equal to or greater than 1/2 V _CC MP3 is turned on to lower the voltage V _out 1/2 V _CC voltage generator, characterized in that.