KR100426688B1 - Thin film transistor for liquid crystal display (LCD) and Method of manufacturing the same - Google Patents
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Abstract
게이트의 높이로 인한 평탄화 절연막의 형성공정을 배제할 수 있는 액정표시장치용 박막 트랜지스터 및 그 제조방법이 개시된다. 트렌치를 갖는 석영 기판의 트렌치의 표면에 실리콘 층과 알루미나 층이 형성된다. 알루미나 층 위에 소오스 영역, 드레인 영역 및 채널 영역을 포함하는 활성층이 형성되고, 활성층 표면의 소정 부위에 게이트 산화막을 포함하는 게이트 전극 및 게이트 라인이 형성된다. 게이트 전극 및 게이트 라인을 포함하는 기판의 전면을 덮는 제 1 절연산화막이 형성되고, 제 1 절연산화막에 형성된 제 1 콘택홀을 통하여 드레인 영역과 전기적으로 접촉하는 데이터 라인이 형성된다. 데이터 라인을 포함하는 제 1 절연 산화막의 상부에 실리콘 활성층의 소오스 영역을 노출하는 제 2 콘택홀을 갖는 제 2 절연 산화막이 형성되고, 제 2 콘택홀을 통하여 상기 소오스 영역과 전기적으로 접촉하는 화소전극이 형성된다.Disclosed are a thin film transistor for a liquid crystal display device and a method of manufacturing the same, which can eliminate a process of forming a planarization insulating film due to a height of a gate. A silicon layer and an alumina layer are formed on the surface of the trench of the quartz substrate having the trench. An active layer including a source region, a drain region, and a channel region is formed on the alumina layer, and a gate electrode and a gate line including a gate oxide film are formed on a predetermined portion of the surface of the active layer. A first insulating oxide film covering the entire surface of the substrate including the gate electrode and the gate line is formed, and a data line in electrical contact with the drain region is formed through the first contact hole formed in the first insulating oxide film. A second insulating oxide film having a second contact hole exposing a source region of the silicon active layer is formed on the first insulating oxide film including the data line, and the pixel electrode is in electrical contact with the source region through the second contact hole. Is formed.
Description
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 트렌치 구조를 갖는 석영 기판의 트렌치 부분에 박막 트랜지스터가 형성된 액정표시장치용 박막 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor for a liquid crystal display device having a thin film transistor formed in a trench of a quartz substrate having a trench structure and a method of manufacturing the same.
오늘날과 같은 정보화 사회에 있어서 전자 디스플레이 장치(electronic display device)의 역할은 갈수록 중요해지며, 각종 전자 디스플레이 장치가 다양한 산업 분야에 광범위하게 사용되고 있다.In today's information society, the role of electronic display devices becomes more and more important, and various electronic display devices are widely used in various industrial fields.
일반적으로 전자 디스플레이 장치란 다양한 정보를 시각을 통해 인간에게 전달하는 장치를 말한다. 즉, 전자 디스플레이 장치란 각종 전가 기기로부터 출력되는 전기적 정보 신호를 인간의 시각으로 인식 가능한 광 정보 신호로 변환하는 전자 장치라고 정의할 수 있으며, 인간과 전자 기기를 연결하는 가교적 역할을 담당하는 장치로 정의될 수도 있다.In general, an electronic display device refers to a device that transmits various information to a human through vision. In other words, an electronic display device may be defined as an electronic device that converts electrical information signals output from various electronic devices into optical information signals that can be recognized by human eyes, and serves as a bridge that connects humans and electronic devices. It may be defined as.
이러한 전자 디스플레이 장치에 있어서, 광 정보 신호가 발광 현상에 의해 표시되는 경우에는 발광형 표시(emissive display) 장치로 불려지며, 반사, 산란, 간섭 현상 등에 의해 광 변조를 표시되는 경우에는 수광형 표시(non-emissive display) 장치로 일컬어진다. 능동형 표시 장치라고도 불리는 상기 발광형 표시 장치로는 음극선관(cathode ray tube; CRT), 플라즈마 디스플레이 패널(plasma display panel; PDP), 발광 다이오드(light emitting diode; LED) 및 일렉트로 루미네슨트 디스플레이(electroluminescent display; ELD) 등을 들 수 있다. 또한, 수동형 표시 장치인 상기 수광형 표시 장치에는 액정표시장치(liquid crystal display; LCD), 전기화학 표시장치(electrochemical display; ECD) 및 전기 영동 표시장치(electrophoretic image display; EPID) 등이 해당된다.In such an electronic display device, when an optical information signal is displayed by a light emitting phenomenon, it is called an emissive display device, and when a light modulation is displayed by reflection, scattering, or interference phenomenon, a light receiving display ( It is called a non-emissive display device. The light emitting display device, also called an active display device, includes a cathode ray tube (CRT), a plasma display panel (PDP), a light emitting diode (LED), and an electroluminescent display (electroluminescent display). display; ELD). In addition, the light receiving display device, which is a passive display device, includes a liquid crystal display (LCD), an electrochemical display (ECD), an electrophoretic image display (EPID), and the like.
텔레비전이나 컴퓨터용 모니터 등과 같은 화상표시장치에 사용되는 음극선관(CRT)은 표시 품질 및 경제성 등의 면에서 가장 높은 점유율을 차지하고 있으나, 무거운 중량, 큰 용적 및 높은 소비 전력 등과 같은 많은 단점을 가지고 있다.Cathode ray tubes (CRTs) used in image display devices such as televisions and computer monitors occupy the highest share in terms of display quality and economy, but have many disadvantages such as heavy weight, large volume and high power consumption. .
그러나, 반도체 기술의 급속한 진보에 의해 각종 전자 장치의 고체화, 저 전압 및 저 전력화와 함께 전자 기기의 소형 및 경량화에 따라 새로운 환경에 적합한 전자 디스플레이 장치, 즉 얇고 가벼우면서도 낮은 구동 전압 및 낮은 소비 전력의특징을 갖춘 평판 패널(flat panel)형 디스플레이 장치에 대한 요구가 급격히 증대하고 있다.However, due to the rapid progress of semiconductor technology, the electronic display device suitable for the new environment, that is, the thin and light, the low driving voltage and the low power consumption of the electronic device, according to the miniaturization, low voltage and low power of various electronic devices, and the miniaturization and light weight of the electronic device, The demand for flat panel display devices with features is rapidly increasing.
현재 개발된 여러 가지 평판 디스플레이 장치 중에서 액정표시장치는 다른 디스플레이 장치에 비해 얇고 가벼우며, 낮은 소비 전력 및 낮은 구동 전압을 갖추고 있을 뿐만 아니라, 음극선관에 가까운 화상 표시가 가능하기 때문에 다양한 전자 장치에 광범위하게 사용되고 있다.Among the various flat panel display devices currently developed, liquid crystal displays are thinner and lighter than other display devices, have low power consumption and low driving voltage, and are widely used in various electronic devices because they can display images close to cathode ray tubes. Is being used.
액정표시장치는 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 상기 전극에 전압을 인가하여 상기 액정층의 액정 분자들을 재배열시켜 투과되는 빛의 양을 조절하여 디스플레이 장치이다.The liquid crystal display device is composed of two substrates having electrodes formed thereon and a liquid crystal layer inserted therebetween, by applying a voltage to the electrodes to rearrange liquid crystal molecules of the liquid crystal layer to control the amount of transmitted light. Display device.
액정표시장치 중에서도 현재 주로 사용되는 것은 두 장의 기판에 각각 전극이 형성되어 있고 각 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 구비하는 장치이며, 상기 박막 트랜지스터는 두 장의 기판 중 하나에 형성되는 것이 일반적이다.Among the liquid crystal display devices currently used, a device including a thin film transistor that has electrodes formed on two substrates and switches voltage applied to each electrode, and the thin film transistor is generally formed on one of two substrates to be.
이러한 액정표시장치의 기판재료로는 유리기판이 주로 사용된다. 그런데, 유리기판은 박막 트랜지스터와 주변 구동회로를 형성하기 위한 열적 공정동안 변형되기 쉬운 단점을 갖기 때문에, 대체 재료로서 석영기판이 제안되었으며, 석영기판은 구동회로들을 모두 기판 상에 형성할 수 있다는 장점 때문에 그들의 빈번한 사용이 기대된다.As a substrate material of such a liquid crystal display device, a glass substrate is mainly used. However, since the glass substrate has a disadvantage of being easily deformed during the thermal process for forming the thin film transistor and the peripheral driving circuit, a quartz substrate has been proposed as an alternative material, and the quartz substrate can form all the driving circuits on the substrate. Because of their frequent use is expected.
이러한 기판을 이용하여 박막 트랜지스터를 형성하는 경우, 게이트 전극 자체의 높이로 인하여 단차가 발생되고, 이러한 단차는 배선들의 오픈이나 쇼트와 같은 배선불량을 야기하는 원인으로 작용한다.When a thin film transistor is formed using such a substrate, a step is generated due to the height of the gate electrode itself, and this step causes a wiring defect such as opening or shorting of wirings.
이러한 불량을 제거하기 위하여 평탄화 공정이 수행되는데, 이 평탄화 공정은 제조공정을 복잡하게 하는 단점을 갖는다.A planarization process is performed to eliminate such defects, which has the disadvantage of complicating the manufacturing process.
한편, 액정표시소자에 입사하는 빛의 영향으로 인한 광학 전류(Optical current)의 발생을 방지하기 위하여 블랙 마스크(Black mask: BM, 또는 블랙 매트릭스로 불리어짐)가 박막 트랜지스터 기판에 대향하는 컬러필터 기판에 형성된다. 이러한 블랙 마스크는 막의 증착과 패터닝 공정을 필요로 한다.On the other hand, in order to prevent the generation of optical current due to the influence of light incident on the liquid crystal display device, a black mask (called BM, or black matrix) is a color filter substrate facing the thin film transistor substrate Is formed. Such black masks require a film deposition and patterning process.
이처럼, 구성요소의 수가 늘수록 공정수가 늘어나고, 이는 결과적으로 공정 비용과 공정 오류의 확률을 증가시켜 제조 원가를 높이는 원인으로 작용한다. 그러므로, 구성요소의 수를 줄여서 공정수를 줄일 수 있는 기술 개발이 절실히 요구되고 있다.As such, as the number of components increases, the number of processes increases, which in turn increases the process cost and the probability of process error, thereby increasing the manufacturing cost. Therefore, there is an urgent need for technology development that can reduce the number of components by reducing the number of components.
따라서, 본 발명은 상기한 문제점을 감안하여 안출된 것으로서, 본 발명의 한 가지 목적은 별도의 블랙 마스크 형성공정을 생략하여 공정수를 줄이기 위한 것이다.Accordingly, the present invention has been made in view of the above problems, and one object of the present invention is to reduce the number of steps by omitting a separate black mask forming step.
본 발명의 다른 목적은 박막 트랜지스터의 게이트 전극의 높이로 인한 별도의 평탄화막의 형성 공정을 생략하여 공정수를 줄이기 위한 것이다.Another object of the present invention is to reduce the number of steps by eliminating the process of forming a separate planarization film due to the height of the gate electrode of the thin film transistor.
도 1 내지 도 12는 본 발명의 바람직한 실시예에 따르는 액정표시장치용 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이다.1 to 12 are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate for a liquid crystal display according to a preferred embodiment of the present invention.
도 13 내지 도 19는 도 1 내지 도 12에서 도시된 단면도에 대응하는 평면도들이다.13 to 19 are plan views corresponding to the cross-sectional views shown in FIGS. 1 to 12.
상기 목적을 달성하기 위하여 본 발명은, 트렌치를 갖는 석영 기판; 상기 기판의 트렌치 표면에 순차적으로 형성된 실리콘 층과 알루미나 층; 상기 알루미나층의 표면 상에 소정 두께로 형성된 활성 실리콘 층; 상기 활성 실리콘 층의 표면 상에 형성되고, 그들 사이에 개재된 게이트 산화막을 포함하는 게이트 전극; 상기 게이트 전극의 표면에 형성된 제 1 절연층; 상기 게이트 전극의 상부의 상기 제 1 절연층 위에 형성되어, 상기 제 1 절연층에 형성된 제 1 콘택홀을 통하여 상기 게이트 전극의 일측에 형성된 상기 활성 실리콘 층의 소오스 영역과 전기적으로 콘택되는 데이터 라인; 상기 데이터 라인을 포함하는 결과적인 기판의 상부에 형성된 제 2 절연층: 상기 제 2 절연층에 형성된 제 2 콘택홀을 통하여 상기 게이트 전극의 타측에 형성된 상기 활성 실리콘 층의 드레인 영역과 전기적으로 콘택되는 화소전극을 포함하는 것을 특징으로 하는 액정표시장치용 박막 트랜지스터를 제공한다.The present invention to achieve the above object, Quartz substrate having a trench; A silicon layer and an alumina layer sequentially formed on the trench surface of the substrate; An active silicon layer formed on a surface of the alumina layer to a predetermined thickness; A gate electrode formed on a surface of the active silicon layer and including a gate oxide film interposed therebetween; A first insulating layer formed on a surface of the gate electrode; A data line formed on the first insulating layer above the gate electrode and electrically contacting a source region of the active silicon layer formed on one side of the gate electrode through a first contact hole formed in the first insulating layer; A second insulating layer formed on the resultant substrate including the data line: electrically contacting a drain region of the active silicon layer formed on the other side of the gate electrode through a second contact hole formed in the second insulating layer Provided is a thin film transistor for a liquid crystal display device comprising a pixel electrode.
상기 게이트 전극은 상기 기판의 트렌치에 형성되므로, 별도의 평탄화층을 형성공정을 배제한다.Since the gate electrode is formed in the trench of the substrate, a separate planarization layer is omitted.
또한, 상기 트렌치에 형성된 실리콘 층은 부분적으로 블랙 마스크의 역할을 하고, 데이터 라인도 블랙 마스크의 역할을 하므로, 별도의 블랙 마스크의 형성공정을 배제한다.In addition, since the silicon layer formed in the trench partially serves as a black mask, and the data line also serves as a black mask, a separate black mask forming process is excluded.
본 발명의 다른 측면에 따르면, 액정표시장치용 박막 트랜지스터를 제조하기 위한 방법이 제공된다. 이 방법은, 트렌치를 갖는 석영 기판을 제공하는 단계; 상기 트렌치를 포함하는 기판의 전면에 알루미늄 층을 소정 두께로 형성하는 단계; 상기 알루미늄 층과 상기 기판을 반응시켜, 상기 트렌치의 표면에 실리콘 층과 알루미나 층을 소정 두께로 형성하는 단계; 상기 알루미나 층 위에 활성 실리콘 층을 소정 두께로 형성하는 단계; 상기 활성 실리콘 층 표면의 소정 부위에 게이트 산화막을 포함하는 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 기판의 전면을 덮는 제 1 절연산화막을 소정 두께로 형성하는 단계; 상기 게이트전극 일측의 상기 실리콘 활성층의 드레인 영역을 노출하는 제 1 콘택홀을 상기 제 1 절연산화막에 형성하는 단계; 상기 제 1 콘택홀을 통하여 상기 드레인 영역과 전기적으로 접촉하는 데이터 라인을 형성하는 단계; 상기 데이터 라인을 포함하는 상기 제 1 절연 산화막의 상부에 제 2 절연 산화막을 형성하는 단계; 상기 게이트 전극 타측의 상기 실리콘 활성층의 소오스 영역을 노출하는 제 2 콘택홀을 상기 제 2 절연산화막과 그 하부의 상기 제 1 절연산화막에 형성하는 단계; 및 상기 제 2 콘택홀을 통하여 상기 소오스 영역과 전기적으로 접촉하는 화소전극을 상기 제 2 절연 산화막의 상부에 형성하는 단계를 포함한다.According to another aspect of the present invention, a method for manufacturing a thin film transistor for a liquid crystal display device is provided. The method includes providing a quartz substrate having a trench; Forming an aluminum layer on a front surface of the substrate including the trench to a predetermined thickness; Reacting the aluminum layer with the substrate to form a silicon layer and an alumina layer on a surface of the trench to a predetermined thickness; Forming an active silicon layer on the alumina layer to a predetermined thickness; Forming a gate electrode including a gate oxide layer on a predetermined portion of a surface of the active silicon layer; Forming a first insulating oxide film covering a front surface of the substrate including the gate electrode to a predetermined thickness; Forming a first contact hole in the first insulating oxide layer to expose a drain region of the silicon active layer on one side of the gate electrode; Forming a data line in electrical contact with the drain region through the first contact hole; Forming a second insulating oxide film on the first insulating oxide film including the data line; Forming a second contact hole in the second insulating oxide film and the first insulating oxide film below the second contact hole exposing a source region of the silicon active layer on the other side of the gate electrode; And forming a pixel electrode on the second insulating oxide layer, the pixel electrode being in electrical contact with the source region through the second contact hole.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 12는 본 발명의 바람직한 실시예에 따르는 액정표시장치용 박막 트랜지스터 기판의 제조방법을 설명하기 위한 단면도들이고, 도 13 내지 도 19는 도 1 내지 도 12에서 도시된 단면도에 대응하는 평면도들이다.1 to 12 are cross-sectional views illustrating a method of manufacturing a thin film transistor substrate for a liquid crystal display according to a preferred embodiment of the present invention, and FIGS. 13 to 19 are plan views corresponding to the cross-sectional views shown in FIGS. 1 to 12. admit.
도 12를 참조하면, 본 발명의 액정표시장치용 박막 트랜지스터 기판은 트렌치를 갖는 석영 기판을 포함한다. 트렌치의 표면에 실리콘 층(106)과 알루미나(Al2O3) 층(108)이 순차적으로 형성되어 있다. 실리콘 층(106)은 입사광에 의한 광학 전류(Optical current)의 발생을 방지하기 위한 블랙 마스크의 역할을부분적으로 수행한다.Referring to FIG. 12, the thin film transistor substrate for a liquid crystal display of the present invention includes a quartz substrate having a trench. The silicon layer 106 and the alumina (Al 2 O 3 ) layer 108 are sequentially formed on the surface of the trench. The silicon layer 106 partially serves as a black mask to prevent generation of optical current due to incident light.
알루미나 층(108)의 표면 상에 소스 영역과 드레인 영역 및 채널 영역을 포함하는 활성 실리콘 층(110)이 소정 두께로 형성되어 있다.An active silicon layer 110 including a source region, a drain region and a channel region is formed on the surface of the alumina layer 108 to a predetermined thickness.
게이트 전극(115)이 활성 실리콘 층(110)의 표면 상에 형성되어 있고, 게이트 전극(115)과 활성 실리콘 층(110) 사이에 게이트 산화막(112)이 개재되어 있다.The gate electrode 115 is formed on the surface of the active silicon layer 110, and a gate oxide film 112 is interposed between the gate electrode 115 and the active silicon layer 110.
제 1 절연산화막(117)이 게이트 전극을 포함하는 석영 기판(100)의 표면에 형성되어 있다. 게이트 전극(115) 우측에 활성 실리콘 층의 표면을 노출하는 제 1 콘택홀이 형성되어 있다. 금속재의 데이터 라인(121)이 제 1 콘택홀을 포함하는 게이트 전극(115) 위에 형성되어 제 1 콘택홀에 의하여 노출된 활성 실리콘 층(110)의 소정 영역, 즉 소오스 영역과 전기적으로 접촉한다.The first insulating oxide film 117 is formed on the surface of the quartz substrate 100 including the gate electrode. The first contact hole exposing the surface of the active silicon layer is formed on the right side of the gate electrode 115. A metal data line 121 is formed on the gate electrode 115 including the first contact hole and is in electrical contact with a predetermined region, that is, a source region, of the active silicon layer 110 exposed by the first contact hole.
데이터 라인(121)을 포함하는 결과적인 기판의 상부에 제 2 절연산화막(122)이 형성되어 있다.The second insulating oxide layer 122 is formed on the resultant substrate including the data line 121.
제 2 절연산화막(122)의 게이트 전극(115)의 다른 일측에는 활성 실리콘 층(118)의 표면을 노출하는 제 2 콘택홀이 형성되어 있다.On the other side of the gate electrode 115 of the second insulating oxide film 122, a second contact hole exposing the surface of the active silicon layer 118 is formed.
인듐 주석 산화물(Indium Tin Oxide:ITO)로 된 투명전극(122)이 제 2 절연산화막 위의 화소영역에 형성되어 있고 이 화소전극은 제 2 콘택홀을 통하여 활성 실리콘 층(118)의 노출된 부분, 즉 드레인 영역과 전기적으로 연결된다.A transparent electrode 122 made of indium tin oxide (ITO) is formed in the pixel region on the second insulating oxide film, and the pixel electrode is exposed through the second contact hole to the active silicon layer 118. That is, it is electrically connected with the drain region.
상기한 구성을 갖는 박막 트랜지스터 기판의 제조방법을 첨부한 도 1 내지 도 19를 참조하여 설명한다.A method of manufacturing a thin film transistor substrate having the above configuration will be described with reference to FIGS. 1 to 19.
도 1을 참조하면, 석영(SiO2) 기판(100)에 소정 폭과 소정 깊이를 갖는 트렌치(102)를 형성한다. 트렌치는 기판(100)의 표면에 대하여 편평한 평탄부와 기판의 표면에 대하여 소정 각도로 경사진 경사부를 포함한다.Referring to FIG. 1, a trench 102 having a predetermined width and a predetermined depth is formed in a quartz (SiO 2 ) substrate 100. The trench includes a flat portion flat with respect to the surface of the substrate 100 and an inclined portion inclined at an angle with respect to the surface of the substrate.
준비된 기판의 트렌치(102)를 충분히 메울 정도의 두께로 알루미늄 층(104)을 증착한다.The aluminum layer 104 is deposited to a thickness sufficient to fill the trench 102 of the prepared substrate.
도 2를 참조하면, 기판의 표면이 노출되도록 알루미늄 층을 블랭킷(Blanket) 식각하여 트렌치 내에만 알루미늄 층을 남긴다.Referring to FIG. 2, the aluminum layer is blanket etched to expose the surface of the substrate, leaving only the aluminum layer in the trench.
도 3을 참조하면, 트렌치 내에 남겨진 알루미늄 층과 석영 기판(100)이 반응하도록 알루미늄의 용융점인 800?? 이상의 분위기 온도에서 결과적인 기판을 열처리한다.Referring to FIG. 3, the melting point of the aluminum 800? To react between the aluminum layer remaining in the trench and the quartz substrate 100 reacts. The resulting substrate is heat-treated at the above ambient temperature.
하기의 반응식에 도시된 것처럼, 석영 기판은 알루미늄과 반응하여 트렌치의 표면에 실리콘 막(106)과 알루미나(Al2O3) 막(108)을 생성한다.As shown in the following scheme, the quartz substrate reacts with aluminum to produce a silicon film 106 and an alumina (Al 2 O 3 ) film 108 on the surface of the trench.
SiO2(s)+4/3Al(s) ??2/3Al2O3(s)+Si(s)(산소 1몰(mole)에 대한)SiO 2 (s) + 4 / 3Al (s) ?? 2 / 3Al 2 O 3 (s) + Si (s) (for 1 mole of oxygen)
상기의 반응은 열역학적으로 전 온도범위에서 자발적으로 일어나게 되는데, 이는 석영(SiO2) 보다 알루미나(Al2O3)의 산화물 안정도가 더 높기 때문이다. 즉, 이들 산화물의 반응 엔트로피는 서로 유사하나 알루미나의 반응 엔탈피(??H)가 석영보다 더 낮기 때문에 석영과 알루미늄이 서로 접촉한 계면에서는 상기 반응이 일어나는 것이다.The reaction occurs spontaneously over the entire temperature range thermodynamically, because the oxide stability of alumina (Al 2 O 3 ) is higher than that of quartz (SiO 2 ). That is, the reaction entropy of these oxides is similar, but since the reaction enthalpy (?? H) of alumina is lower than that of quartz, the reaction occurs at the interface where quartz and aluminum are in contact with each other.
이들 반응 속도는 시간에 따라 지연되는데, 이는 알루미나 및 실리콘의 반응 생성물 층의 두께가 반응 시간에 따라 점차 증가되므로 산화반응에 주도적인 역할을 하는 산소이온의 확산에 방해가 되기 때문이다. 이들 반응 생성물들 중에서 알루미나 층은 산소의 확산기구가 치환형과 침입형이 모두 가능하나 실리콘 층에서의 산소의 확산은 침입형에 의한 확산 경로만이 가능하므로 석영에서의 산소이온이 확산에 의해 알루미늄과 만나 알루미나를 형성하는데 작용하는 주요한 장벽(Barrier)은 실리콘 층이 될 것이며, 이 층의 두께는 반응시간과 반응온도 및 산소 이온의 확산도가 결정하게 될 것이다.These reaction rates are delayed with time because the thickness of the reaction product layer of alumina and silicon increases gradually with the reaction time, which hinders the diffusion of oxygen ions which play a leading role in the oxidation reaction. Among these reaction products, the alumina layer has both diffusion type and invasive type of oxygen diffusion mechanism, but diffusion of oxygen in the silicon layer is possible only by diffusion type due to invasive type. The main barrier to meet the formation of alumina will be the silicon layer, which will determine the reaction time, reaction temperature and diffusion of oxygen ions.
도 4를 참조하면, 반응하지 않고 남은 알루미늄은 선택적으로 식각된다. 결과적으로, 트렌치의 표면에는 실리콘 막과 알루미나 막이 남게된다. 도 13의 평면도는 트렌치 내에 실리콘 막(106)과 알루미나 막(108)이 형성된 상태를 보여준다. 여기서, 트렌치 내에 형성된 알루미나 막(108)은 박막 트랜지스터 형성을 위한 기판으로 작용한다.Referring to FIG. 4, the aluminum remaining without reacting is selectively etched. As a result, a silicon film and an alumina film remain on the surface of the trench. The top view of FIG. 13 shows a state in which the silicon film 106 and the alumina film 108 are formed in the trench. Here, the alumina film 108 formed in the trench serves as a substrate for forming a thin film transistor.
도 5를 참조하면, 트렌치 내의 알루미나 층(108) 위에 활성층으로서 다결정 실리콘 층(110)과 게이트 산화막으로서 실리콘 산화막(SiO2)(112)이 순차적으로 형성된다. 도 14의 평면도에 도시된 것처럼, 활성층(110)은 트렌치가 교차하는 부분에 형성된다. 다음으로, 결과적인 기판의 전면에 게이트 전극용 다결정 실리콘 층(114)이 트렌치를 매립할 정도의 두께로 증착된다.Referring to FIG. 5, a polycrystalline silicon layer 110 as an active layer and a silicon oxide film (SiO 2 ) 112 as a gate oxide are sequentially formed on the alumina layer 108 in the trench. As shown in the plan view of FIG. 14, the active layer 110 is formed at a portion where the trenches cross. Next, a polycrystalline silicon layer 114 for gate electrodes is deposited on the front surface of the resulting substrate to a thickness sufficient to fill the trench.
도 6을 참조하면, 트렌치 내의 소정 부분을 제외한 나머지 부분의 다결정 실리콘 층(114)은 식각에 의하여 제거되고, 그 결과 게이트 전극(115)이 형성된다. 도 15의 평면도에 도시된 것처럼, 게이트 전극은 게이트 라인과 하나의 패턴으로 형성되고, 트렌치의 일측 방향, 즉 도면상에서는 수평 방향을 따라서 형성된다.Referring to FIG. 6, the polycrystalline silicon layer 114 of the remaining portions except the predetermined portion in the trench is removed by etching, and as a result, the gate electrode 115 is formed. As shown in the plan view of FIG. 15, the gate electrode is formed in one pattern with the gate line, and is formed along one side direction of the trench, that is, along the horizontal direction in the drawing.
도면에 도시되지는 않았지만, 게이트 전극 양측의 실리콘 활성층(110)에 이온주입법이나 도핑법에 의하여 5가나 3가의 불순물 이온을 주입하여 소오스 영역(S)과 드레인 영역(D)을 형성한다. 이온주입법이 적용되는 경우, 게이트 전극은 이온주입 마스크로서 기능한다. 소오스 영역과 드레인 영역의 형성 전이나 형성 후 게이트 전극(115) 하부를 제외한 노출된 게이트 산화막은 제거된다.Although not shown in the drawing, the source region S and the drain region D are formed by implanting pentavalent or trivalent impurity ions into the silicon active layers 110 on both sides of the gate electrode by ion implantation or doping. When the ion implantation method is applied, the gate electrode functions as an ion implantation mask. The exposed gate oxide layer except for the lower portion of the gate electrode 115 is removed before or after the source and drain regions are formed.
선택적으로 상기 활성층은 엘디디(LDD: Lightly Doped Drain) 구조를 가질 수도 있다.Optionally, the active layer may have a lightly doped drain (LDD) structure.
도 7을 참조하면, 결과적인 기판의 전면에 제 1 절연산화막(116)이 형성된다. 제 1 절연산화막(116)으로서 SiO2가 사용되는 경우, 제 1 절연산화막(116)과 게이트 산화막은 동일한 물질이므로, 앞서 언급한 게이트 산화막의 제거공정은 생략가능하다.Referring to FIG. 7, a first insulating oxide film 116 is formed on the entire surface of the resulting substrate. In the case where SiO 2 is used as the first insulating oxide film 116, the first insulating oxide film 116 and the gate oxide film are the same material, and thus the aforementioned gate oxide film removal process may be omitted.
도 8을 참조하면, 활성층(110)의 소오스 영역을 노출시키는 제 1 콘택홀(118)이 제 1 절연산화막(117)의 게이트 전극의 우측에 형성된다.Referring to FIG. 8, a first contact hole 118 exposing a source region of the active layer 110 is formed on the right side of the gate electrode of the first insulating oxide film 117.
도 9에 도시된 것처럼, 제 1 콘택홀(118)을 포함하는 결과적인 기판의 전면에 데이터 라인의 형성을 위한 금속층(120)이 소정 두께로 증착된다.As shown in FIG. 9, a metal layer 120 for forming a data line is deposited to a predetermined thickness on the entire surface of the resulting substrate including the first contact hole 118.
그런 다음, 도 10에 도시된 것처럼, 증착된 금속층(120) 중 게이트 전극(115)의 상부와 제 1 콘택홀 부분을 제외한 나머지 부분은 금속층은 포토리소그라피 공정에 의하여 제거되어 데이터 라인(121)이 형성된다. 도 16과 도 17의 평면도에 도시된 것처럼, 데이터 라인(121)은 제 1 콘택홀(118)을 통하여 소오스 영역과 연결되는 부분을 제외하고는 게이트 라인(115)과 직교한다. 데이터 라인(121)은 트렌치 내에 형성된 실리콘 층(106)과 함께 블랙 마스크로서 기능하여, 박막 트랜지스터 소자의 빛에 의한 영향을 감소시킨다.Then, as shown in FIG. 10, the remaining portion of the deposited metal layer 120 except for the upper portion of the gate electrode 115 and the first contact hole portion is removed by the photolithography process so that the data line 121 is removed. Is formed. As shown in the plan views of FIGS. 16 and 17, the data line 121 is orthogonal to the gate line 115 except for a portion connected to the source region through the first contact hole 118. The data line 121 functions as a black mask with the silicon layer 106 formed in the trench, thereby reducing the influence of light on the thin film transistor element.
도 11을 참조하면, 데이터 라인(121)을 포함하는 결과적인 기판의 전면에 제 2 절연산화막(122)이 증착된다.Referring to FIG. 11, a second insulating oxide film 122 is deposited on the entire surface of the resulting substrate including the data line 121.
그런 다음, 도 12에 도시된 것처럼, 활성층(110)의 드레인 영역(D)을 노출하기 위한 제 2 콘택홀(123)이 형성된다. 제 2 콘택홀은 드레인 영역(D)상부의 제 2 절연산화막(122)과 제 1 절연산화막을 포토리소그라피 공정을 이용하여 선택적 식각하는 것에 의하여 형성된다. 도 18의 평면도는 제 2 절연산화막(122)에 제 2 콘택홀(123)이 형성된 상태를 보여준다.Next, as shown in FIG. 12, a second contact hole 123 is formed to expose the drain region D of the active layer 110. The second contact hole is formed by selectively etching the second insulating oxide film 122 and the first insulating oxide film on the drain region D using a photolithography process. 18 illustrates a state in which the second contact hole 123 is formed in the second insulating oxide film 122.
한편, 게이트 라인과 데이터 라인의 형성에 의하여 화소 영역이 정의된다. 정의된 화소영역에 화소전극을 형성하기 위하여, 결과적인 기판의 전면에 인듐주석산화물(Indium Tin Oxide:ITO) 막이 소정 두께로 증착되고, 증착된 ITO 막을 패터닝하여 제 2 콘택홀을 통하여 드레인 영역과 콘택되는 화소전극(124)을 형성한다.On the other hand, the pixel region is defined by the formation of the gate line and the data line. In order to form a pixel electrode in a defined pixel region, an indium tin oxide (ITO) film is deposited to a predetermined thickness on the entire surface of the resulting substrate, and the deposited ITO film is patterned to form a drain region through a second contact hole. The pixel electrode 124 to be contacted is formed.
도 19의 평면도는 화소전극(124)의 형성이 완료된 상태의 평면도를 보여준다.19 is a plan view of a state in which the formation of the pixel electrode 124 is completed.
상술한 바와 같이 본 발명에 의하면, 기판 자체에 트렌치를 형성하고 그 트렌치 내에 박막 트랜지스터를 형성하므로써 박막 트랜지스터 소자의 레벨링이 다운된다. 그러므로, 박막 트랜지스터 소자의 형성으로 인하여 발생하는 기판 표면의 불규칙성을 제거하여 박막 트랜지스터 소자의 구동 및 액정의 전계 반응에 대한 측면 전계의 영향들을 효과적으로 배제하며 기판의 평탄화 공정을 생략할 수 있다.As described above, according to the present invention, the leveling of the thin film transistor element is reduced by forming a trench in the substrate itself and forming a thin film transistor in the trench. Therefore, the irregularities of the substrate surface caused by the formation of the thin film transistor element can be eliminated, thereby effectively excluding the effects of the side electric field on the driving of the thin film transistor element and the electric field reaction of the liquid crystal, and the planarization process of the substrate can be omitted.
또한, 트렌치 내부의 실리콘 층과 데이터 라인을 블랙 마스크로 이용하므로, 박막 트랜지스터 소자에 칩입하는 빛의 영향 때문에 생기는 광학 전류로 인한 소자 특성 열화를 방지할 수 있다.In addition, since the silicon layer and the data line inside the trench are used as a black mask, it is possible to prevent deterioration of device characteristics due to the optical current generated due to the light incident on the thin film transistor device.
아울러, 데이터 라인을 블랙 마스크로 이용하므로, 상판 공정시 블랙 마스크의 형성공정을 생략할 수 있고, 그 결과 공정을 단순화할 수 있다.In addition, since the data line is used as the black mask, the process of forming the black mask during the upper plate process can be omitted, and as a result, the process can be simplified.
상술한 바와 같이, 본 발명은 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, the present invention has been described with reference to preferred embodiments, but those skilled in the art can variously modify the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated that it can be changed.
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2002
- 2002-01-29 KR KR10-2002-0005112A patent/KR100426688B1/en not_active IP Right Cessation
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