KR19990040545A - Method of manufacturing thin film transistor - Google Patents
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- 239000010409 thin film Substances 0.000 title abstract description 14
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 5
- 239000010408 film Substances 0.000 abstract description 15
- 230000000694 effects Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 20
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
본 발명은 박막트랜지스터의 제조방법에 관한 것으로서 기판의 소정 부분에 제 1 트렌치를 형성하는 공정과, 상기 기판의 상기 제 1 트렌치 바닥면의 소정 부분을 식각하여 제 2 트렌치를 형성하는 공정과, 상기 기판 상에 상기 제 1 및 제 2 트렌치의 표면을 덮는 활성층과 상기 활성층 상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상의 상기 제 2 트렌치와 대응하는 부분에 게이트를 형성하는 공정과, 상기 게이트 일측의 상기 게이트절연막의 상기 제 1 트렌치의 측면과 대응하는 부분에 측벽을 형성하는 공정과, 상기 측벽을 마스크로 사용하여 상기 활성층에 불순물을 이온 주입하여 불순물영역을 형성하는 공정을 구비한다. 따라서, 오프셋 영역을 길이가 일정하도록 형성할 수 있으므로 소자의 특성을 균일하게 할 수 있으며, 또한, 채널영역의 길이를 길게 형성할 수 있으므로 단채널 효과(short channel effect)를 방지할 수 있다.The present invention relates to a method of manufacturing a thin film transistor, comprising: forming a first trench in a predetermined portion of a substrate; forming a second trench by etching a predetermined portion of a bottom surface of the first trench of the substrate; Forming an active layer covering the surfaces of the first and second trenches on a substrate and a gate insulating film on the active layer, forming a gate in a portion corresponding to the second trench on the gate insulating film, the gate And forming a sidewall at a portion of the gate insulating film corresponding to the side surface of the first trench of the gate insulating film, and forming an impurity region by implanting impurities into the active layer using the sidewall as a mask. Therefore, since the offset region can be formed to have a constant length, the characteristics of the device can be made uniform, and since the length of the channel region can be formed longer, short channel effects can be prevented.
Description
본 발명은 박막트랜지스터(Thin Film Transister)의 제조방법에 관한 것으로서, 특히, 스택틱 램(SRAM)의 부하 저항으로 사용되는 박막트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor, and more particularly, to a method of manufacturing a thin film transistor used as a load resistance of a stack RAM.
일반적으로 S램 소자에서 부하 저항으로 MOS트랜지스터나 고저항 소자를 사용되고 있다. 그러나, 부하저항으로 MOS트랜지스터를 사용하면 구동 트랜지스터와 동일한 반도체기판 상에 형성되므로 집적도가 저하된다. 또한, 고저항 소자를 사용하면 동작시 인가되는 전압에 의해 전류가 일정하게 흐르므로 전류의 제어가 불가능하며 대기시에도 미세 전류가 흐르게 되어 전력의 소모가 큰 문제점이 있다.In general, MOS transistors or high resistance devices are used as load resistors in S-RAM devices. However, when the MOS transistor is used as the load resistance, the degree of integration decreases because it is formed on the same semiconductor substrate as the driving transistor. In addition, when the high resistance element is used, the current flows constantly by the voltage applied during operation, and thus the current cannot be controlled, and there is a problem in that a small current flows even during standby, which consumes a lot of power.
그러므로, 박막트랜지스터를 S램 소자의 부하 저항으로 사용되고 있다. S램 소자의 부하 저항으로 박막트랜지스터를 사용하면 동작시 많은 전류를 흐르게 할 수 있을 뿐만 아니라 전류의 양을 조절할 수 있다. 또한, 대기시에 미세 전류의 양을 감소시키므로 전력의 소모를 감소시킨다.Therefore, the thin film transistor is used as the load resistance of the S-RAM element. Using a thin film transistor as the load resistance of the S-RAM device can not only allow a large current to flow during operation, but also control the amount of current. It also reduces the amount of microcurrent in standby, thus reducing power consumption.
도 1a 내지 도 1c는 종래 기술에 따른 박막트랜지스터의 제조공정도이다.1A to 1C are manufacturing process diagrams of a thin film transistor according to the prior art.
도 1a를 참조하면, 기판(11) 상에 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하고 포토리쏘그래피 방법으로 패터닝하여 게이트(13)를 형성한다. 상기에서 기판(11)은 반도체웨이퍼이거나, 또는, 구동트랜지스터가 형성된 반도체웨이퍼를 덮는 층간절연막일 수도 있다.Referring to FIG. 1A, polycrystalline silicon is deposited on a substrate 11 by chemical vapor deposition (hereinafter, referred to as CVD) and patterned by photolithography to form a gate 13. The substrate 11 may be a semiconductor wafer or an interlayer insulating film covering the semiconductor wafer on which the driving transistor is formed.
기판(11) 상에 산화실리콘을 CVD 방법으로 게이트(13)을 덮도록 증착하여Silicon oxide is deposited on the substrate 11 to cover the gate 13 by a CVD method.
게이트절연막(15)을 형성하고, 이 게이트절연막(15) 상에 다결정실리콘을 CVD 방법으로 증착하여 활성층(17)을 형성한다.A gate insulating film 15 is formed, and polysilicon is deposited on the gate insulating film 15 by CVD to form an active layer 17.
도 1b를 참조하면, 활성층(17) 상에 포토레지스트를 도포한 후 노광 및 현상하여 포토레지스트 패턴(19)을 형성한다. 이 때, 포토레지스트 패턴(19)은 게이트(13)에 대해 비대칭적으로 대응되는 데, 이 포토레지스트 패턴(19)의 일측면은 게이트(13)의 일측면과 일치되고 타측면은 게이트(13)의 타측면에서 측면으로 소정 부분 연장되게 형성된다.Referring to FIG. 1B, a photoresist is applied on the active layer 17, and then exposed and developed to form a photoresist pattern 19. At this time, the photoresist pattern 19 corresponds asymmetrically with respect to the gate 13, wherein one side of the photoresist pattern 19 coincides with one side of the gate 13, and the other side of the photoresist pattern 19 corresponds to the gate 13. It is formed to extend a predetermined portion from the other side of the side to the side.
포토레지스트 패턴(19)을 마스크로 사용하여 활성층(17)의 노출된 부분에 붕소 또는 BF2등의 P형 불순물을 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(23)을 형성한다. 활성층(17)의 불순물이 주입되지 않은 부분은 채널영역(25)과 오프셋영역(offset region : 27)이 된다. 상기에서 활성층(25)의 게이트(13)와 대응하는 부분은 채널영역(25)이 되고, 게이트(13)의 타측면에서 측면으로 소정 부분 연장되게 형성된 부분은 오프셋영역(offset region : 27)이 된다.Using the photoresist pattern 19 as a mask, P-type impurities such as boron or BF 2 are ion-implanted into the exposed portions of the active layer 17 to form the impurity regions 23 used as the source and drain regions. Portions of the active layer 17 into which impurities are not injected are formed into the channel region 25 and the offset region 27. The portion of the active layer 25 that corresponds to the gate 13 is the channel region 25, and the portion of the active layer 25 that extends a predetermined portion from the other side to the side thereof is an offset region 27. do.
도 1c를 참조하면, 포토레지스트 패턴(19)을 제거하여 채널영역(25)과 오프셋영역(offset region : 27)을 노출시킨다.Referring to FIG. 1C, the photoresist pattern 19 is removed to expose the channel region 25 and the offset region 27.
상술한 바와 같이 형성된 박막트랜지스터는 게이트(13)와 불순물영역(23)의 드레인으로 사용되는 부분 사이가 오프셋영역(27)에 의해 이격되므로 대기시 게이트(13)전극의 포텐샬에 의한 전자, 홀 쌍의 생성을 억제하여 누설전류를 감소시킨다. 즉, 오프-전류(off-current)를 감소시켜 전력의 소모를 감소시킨다.The thin film transistor formed as described above is spaced between the gate 13 and the portion used as the drain of the impurity region 23 by the offset region 27, so that electrons and holes are paired by the potential of the electrode of the gate 13 during standby. It suppresses the formation of and reduces the leakage current. In other words, the power consumption is reduced by reducing off-current.
그러나, 불순물영역을 형성하기 위한 포토레지스트 패턴의 정렬 상태에 따라 오프셋 영역의 길이가 변화하여 소자의 특성변화가 심한 문제점을 가지고 있다.However, the length of the offset region is changed depending on the alignment state of the photoresist pattern for forming the impurity region, which causes a serious change in device characteristics.
따라서, 본 발명의 목적은 오프셋 영역을 길이가 일정하도록하여 균일한 소자 특성을 갖는 박막트랜지스터의 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a thin film transistor having a uniform device characteristics by making the offset region constant.
본 발명의 다른 목적은 채널영역의 길이를 동일한 면적을 가진 소자의 채널영역의 길이 보다 길게 형성하여 단채널 효과(short channel effect)를 방지할 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a thin film transistor which can prevent the short channel effect by forming the channel region longer than the channel region of the device having the same area.
상기 목적들을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 기판의 소정 부분에 제 1 트렌치를 형성하는 공정과, 상기 기판의 상기 제 1 트렌치 바닥면의 소정 부분을 식각하여 제 2 트렌치를 형성하는 공정과, 상기 기판 상에 상기 제 1 및 제 2 트렌치의 표면을 덮는 활성층과 상기 활성층 상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상의 상기 제 2 트렌치와 대응하는 부분에 게이트를 형성하는 공정과, 상기 게이트 일측의 상기 게이트절연막의 상기 제 1 트렌치의 측면과 대응하는 부분에 측벽을 형성하는 공정과, 상기 측벽을 마스크로 사용하여 상기 활성층에 불순물을 이온 주입하여 불순물영역을 형성하는 공정을 구비한다.A method of manufacturing a thin film transistor according to the present invention for achieving the above objects is a step of forming a first trench in a predetermined portion of the substrate, and forming a second trench by etching a predetermined portion of the bottom surface of the first trench of the substrate Forming an active layer covering the surfaces of the first and second trenches on the substrate and a gate insulating film on the active layer, and forming a gate in a portion corresponding to the second trench on the gate insulating film. Forming a sidewall in a portion corresponding to a side surface of the first trench of the gate insulating film on one side of the gate, and forming an impurity region by implanting impurities into the active layer using the sidewall as a mask It is provided.
도 1a 내지 도 1c는 종래 기술에 따른 박막트랜지스터의 제조공정도1a to 1c is a manufacturing process diagram of a thin film transistor according to the prior art
도 2a 내지 도 2d는 본 발명에 따른 박막트랜지스터의 제조공정도2a to 2d is a manufacturing process diagram of a thin film transistor according to the present invention
이하, 첨부한 도면을 참조하여 본 발명을 설명한다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 따른 박막트랜지스터의 제조공정도이다.2a to 2d is a manufacturing process diagram of a thin film transistor according to the present invention.
도 2a를 참조하면, 기판(31) 상에 포토레지스트(도시되지 않음)을 도포하고 노광 및 현상하여 기판(31)의 소정 부분을 노출시킨다. 그리고, 포토레지스트를 마스크로 사용하여 기판(31)을 반응성 이온식각 등의 이방성 식각방법으로 500∼1500Å 정도의 깊이의 제 1 트렌치(33)를 형성한다.Referring to FIG. 2A, a photoresist (not shown) is applied, exposed, and developed on the substrate 31 to expose a predetermined portion of the substrate 31. Then, using the photoresist as a mask, the substrate 31 is formed by the anisotropic etching method such as reactive ion etching to form the first trench 33 having a depth of about 500 to 1500 Å.
포토레지스트를 제거하고 기판(31) 상에 제 1 트렌치(33)를 채우도록 산화실리콘 또는 질화실리콘을 증착한 후 에치백하여 제 1 트렌치(33)의 측면에 소정 두께의 제 1 측벽(35)을 형성한다.After removing the photoresist and depositing silicon oxide or silicon nitride so as to fill the first trench 33 on the substrate 31, it is etched back to the first sidewall 35 of a predetermined thickness on the side of the first trench 33. To form.
상기에서 기판(31)은 반도체웨이퍼이거나, 또는, 구동 트랜지스터가 형성된 반도체웨이퍼에 증착된 층간절연막일 수도 있다.The substrate 31 may be a semiconductor wafer or an interlayer insulating film deposited on a semiconductor wafer on which a driving transistor is formed.
도 2b를 참조하면, 기판(31) 상에 포토레지스트(도시되지 않음)을 다시 도포한 후 노광 및 현상하여 이 기판(31)의 제 1 트렌치(33)의 바닥면을 노출시킨다. 이 때, 제 1 측벽(33)은 포토레지스트의 정렬 여유도를 증가시킨다. 그리고, 포토레지스트를 마스크로 사용하여 기판(31)을 반응성 이온식각 등의 이방성 식각방법으로 다시 식각하여 2000∼5000Å 정도의 깊이의 제 2 트렌치(37)를 형성한다.Referring to FIG. 2B, a photoresist (not shown) is again applied on the substrate 31 and then exposed and developed to expose the bottom surface of the first trench 33 of the substrate 31. At this time, the first sidewall 33 increases the alignment margin of the photoresist. Then, using the photoresist as a mask, the substrate 31 is etched again by an anisotropic etching method such as reactive ion etching to form a second trench 37 having a depth of about 2000 to 5000 kPa.
그 다음, 포토레지스트와 제 1 측벽(35)을 순차적으로 제거한다.Then, the photoresist and the first sidewall 35 are sequentially removed.
도 2c를 참조하면, 기판(31) 상에 다결정실리콘을 CVD 방법으로 제 1 및 제 2 트렌치(33)(37)의 표면을 덮도록 500∼1500Å 정도의 두께로 증착하여 활성층(39)을 형성한다. 그리고, 활성층(39) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 300∼700Å 정도의 두께로 증착하여 게이트절연막(41)을 형성한다. 상기에서 활성층(39) 및 게이트절연막(41)은 제 1 및 제 2 트렌치(33)(37)의 표면을 따라 형성되므로 표면적이 증가된다. 그리고, 게이트절연막(41)은 활성층(39)을 열산화하므로써 형성될 수도 있다.Referring to FIG. 2C, the active layer 39 is formed by depositing polysilicon on the substrate 31 to a thickness of about 500 to 1500 Å so as to cover the surfaces of the first and second trenches 33 and 37 by a CVD method. do. Then, silicon oxide or silicon nitride is deposited on the active layer 39 to a thickness of about 300 to 700 占 퐉 by a CVD method to form a gate insulating film 41. Since the active layer 39 and the gate insulating layer 41 are formed along the surfaces of the first and second trenches 33 and 37, the surface area is increased. The gate insulating film 41 may be formed by thermally oxidizing the active layer 39.
도 2d를 참조하면, 게이트절연막(41) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 제 1 및 제 2 트렌치(33)(37)를 채우도록 증착한다. 그리고, 제 1 및 제 2 트렌치(33)(37)를 채우는 다결정실리콘을 제 1 트렌치(33)의 바닥면과 대응하는 부분이 노출되도록 반응성 이온 식각 등의 방법으로 에치백(etchback)하여 게이트(43)를 형성한다.Referring to FIG. 2D, polycrystalline silicon doped with impurities on the gate insulating layer 41 is deposited to fill the first and second trenches 33 and 37 by a CVD method. The polysilicon filling the first and second trenches 33 and 37 is etched back by a method such as reactive ion etching so as to expose a portion corresponding to the bottom surface of the first trench 33. 43).
게이트절연막(41)의 제 1 트렌치(33)의 측면과 대응하는 부분에 산화실리콘, 또는, 질화실리콘을 CVD 방법으로 증착하고 반응성 이온 식각 등의 방법으로 게이트절연막(41)이 노출되도록 에치백하여 제 2 측벽(45)을 형성한다. 그리고, 제 2 측벽(45) 중 게이트(43)의 일측에 형성된 것을 남기고 타측에 형성된 것을 제거한다.Silicon oxide or silicon nitride is deposited on the portion of the gate insulating film 41 corresponding to the side surface of the first trench 33 by CVD and is etched back to expose the gate insulating film 41 by a method such as reactive ion etching. The second side wall 45 is formed. The second sidewall 45 removes the one formed on the other side while leaving the one formed on the one side of the gate 43.
잔류하는 제 2 측벽(45)을 마스크로 사용하여 활성층(39)에 붕소 또는 BF2등의 P형 불순물을 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(47)을 형성한다. 이 때, 활성층(39)의 불순물이 주입되지 않은 부분은 채널영역(49)과 오프셋영역(offset region : 51)이 된다. 상기에서P-type impurities such as boron or BF 2 are ion-implanted into the active layer 39 using the remaining second sidewall 45 as a mask to form an impurity region 47 used as a source and a drain region. At this time, portions of the active layer 39 into which impurities are not implanted are the channel region 49 and the offset region 51. From above
불순물영역(47)은 제 2 측벽(45)이 형성된 게이트(43)의 일측에 활성층(47)의 제 1 트렌치(33)의 외부에만 형성되고, 제 2 측벽(45)이 형성되지 않은 게이트(43)의 타측에 활성층(47)의 제 1 트렌치(33)의 바닥면과 대응하는 부분까지만 형성된다. 그러므로, 오프셋영역(51)은 게이트(43)의 일측에만 형성되는 데, 오프셋영역(51)은 제 2 측벽(45)에 의해 길이가 한정되므로 일정하게 조절이 가능하다. 또한, 채널영역(51)은 활성층(39)의 오프셋영역(51)과 불순물영역(47) 타측 사이가 되는 데. 채널영역(51)은 게이트(43)의 하부면 뿐만 아니라 측면의 소정 부분과 대응하는 부분과 대응하므로 길이가 길어지게 된다.The impurity region 47 is formed only outside of the first trench 33 of the active layer 47 on one side of the gate 43 on which the second sidewall 45 is formed, and on which the second sidewall 45 is not formed. On the other side of 43, only the portion corresponding to the bottom surface of the first trench 33 of the active layer 47 is formed. Therefore, the offset region 51 is formed only on one side of the gate 43, and the offset region 51 can be constantly adjusted because its length is limited by the second sidewall 45. In addition, the channel region 51 is between the offset region 51 of the active layer 39 and the other side of the impurity region 47. Since the channel region 51 corresponds not only to the lower surface of the gate 43 but also to a portion corresponding to a predetermined portion of the side surface, the channel region 51 becomes long.
따라서, 본 발명은 오프셋 영역을 길이가 일정하도록 형성할 수 있으므로 소자의 특성을 균일하게 할 수 있으며, 또한, 채널영역의 길이를 길게 형성할 수 있으므로 단채널 효과(short channel effect)를 방지할 수 있는 잇점이 있다.Therefore, in the present invention, the offset region can be formed to have a constant length, so that the characteristics of the device can be made uniform, and the length of the channel region can be formed to be long, thereby preventing short channel effects. There is an advantage.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970060977A KR100266016B1 (en) | 1997-11-19 | 1997-11-19 | Manufacturing method of thin-film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970060977A KR100266016B1 (en) | 1997-11-19 | 1997-11-19 | Manufacturing method of thin-film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990040545A true KR19990040545A (en) | 1999-06-05 |
| KR100266016B1 KR100266016B1 (en) | 2000-09-15 |
Family
ID=19525030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970060977A KR100266016B1 (en) | 1997-11-19 | 1997-11-19 | Manufacturing method of thin-film transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100266016B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426688B1 (en) * | 2002-01-29 | 2004-04-13 | 일진다이아몬드(주) | Thin film transistor for liquid crystal display (LCD) and Method of manufacturing the same |
-
1997
- 1997-11-19 KR KR1019970060977A patent/KR100266016B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426688B1 (en) * | 2002-01-29 | 2004-04-13 | 일진다이아몬드(주) | Thin film transistor for liquid crystal display (LCD) and Method of manufacturing the same |
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| Publication number | Publication date |
|---|---|
| KR100266016B1 (en) | 2000-09-15 |
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