KR100426187B1 - 플라즈마 디스플레이 패널의 구동방법 및 장치 - Google Patents

플라즈마 디스플레이 패널의 구동방법 및 장치 Download PDF

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Abstract

본 발명은 데이터 드라이브 집적회로(IC)의 소비전력을 줄이도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
이 플라즈마 디스플레이 패널의 구동방법 및 장치는 입력영상에서 수직으로 인접한 셀간 데이터 전위가 다른 경우와 수평으로 인접한 셀간 데이터 전위가 다른 경우를 계수하는 제1 단계와, 계수값을 소정의 임계값과 비교하고 상기 계수값이 상기 임계값 이상이면 표시 데이터를 소비전력의 소비가 많은 표시 데이터로 판단하는 제2 단계와, 소비전력이 많은 표시 데이터에 대하여 계조표현을 위한 서브필드의 수를 감소시키는 제3 단계를 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법 및 장치{Method and Apparatus for Driving Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널의 구동장치에 관한 것으로 특히, 데이터 드라이브 집적회로(IC)의 소비전력을 줄이도록 한 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe 또는 Ne+Xe 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(11) 상에 형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(16) 상에 형성되어진 어드레스전극(17X)을 구비한다.
주사/서스테인전극(12Y)과 공통서스테인전극(12Z) 각각은 투명전극 예를 들면, 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 형성된다.
주사/서스테인전극(12Y)과 공통서스테인전극(12Z) 각각에는 저항을 줄이기 위한 금속버스전극(13)이 형성된다.
주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 형성된 상부기판(11)에는 상부 유전체층(14)과 보호막(15)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(15)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(15)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(17X)이 형성된 하부기판(16) 상에는 하부 유전체층(18), 격벽(19)이 형성되며, 하부 유전체층(18)과 격벽(19)의 표면에는 형광체층(20)이 도포된다.
어드레스전극(17X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(13Z)과 교차되는 방향으로 형성된다. 격벽(19)은 어드레스전극(17X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(20)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다.
상/하부기판(11,16)과 격벽(19) 사이에 마련된 방전셀의 방전공간에는 방전을 위한 He+Xe 또는 Ne+Xe 등의 불활성 혼합가스가 주입된다.
PDP는 화상의 계조(Gray Level)를 구현하기 위하여 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들로 나누어지게 된다. 아울러, 8개의 서브 필드들 각각은 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조를 구현할 수 있게 된다.
이러한 PDP의 각 전극들(12Y,12Z,17X)을 구동하기 위한 드라이브 집적회로(Integrated Circuit , 이하, 'IC'라 한다)는 방전을 일으키기 위하여 고전압을 각 전극들(12Y,12Z,17X)에 공급하여야 하기 때문에 소비전력이 크고 고가인 단점이 있다. 예컨데, 어드레스전극(17X)을 구동하기 위한 데이터 드라이브 IC 각각은 수십 개의 어드레스 전극라인(X)들을 구동하며 각각의 어드레스 전극라인(X)에 수십 내지 수백 V의 데이터전압을 공급하기 때문에 소비전력이 크다. 데이터 드라이브 IC(21)는 도 2와 같이 필름(22) 상에 실장되어 입력단과 출력단이 각각 시스템 보드(23)와 PDP(20)에 접합되는 즉, 칩온필름(Chip on film , 이하, "COF"라 한다) 형태로 설치되고 있다.
데이터 드라이브 IC(21)의 저가격화를 위하여, 저전압 구동과 IC의 출력포트 증가 그리고 IC의 크기(또는 다이 사이즈(Die size))를 줄이는 것이 필요한다. 해상도가 VGA인 PDP의 경우에, PDP(20) 상의 어드레스 전극라인(X)의 수는 640×3(RGB)로서 총 1920 개이다.
이 VGA 해상도의 PDP에 있어서, 데이터 드라이브 IC(21) 각각의 출력핀이 96 개로 가정하면 20 개의 데이터 드라이브 IC(21)가 필요하게 된다. 96 핀의 데이터드라이브 IC(21)가 4 개씩 하나의 필름(22) 상에 실장되면 하나의 COF는 384 개의 출력포트를 가지고 있기 때문에, 상기한 VGA 해상도의 PDP에는 5 개의 데이터 구동용 COF가 필요하다.
데이터 드라이브 IC(21) 각각의 출력핀이 192 개로 증가하면, VGA 해상도의 PDP에 필요한 데이터 드라이브 IC(21)의 수는 10 개로 줄어든다. 이 경우, 필름(22) 상에 5 개의 데이터 드라이브 IC(21)가 실장될 수 있다면, VGA 해상도의 PDP에 필요한 COF는 2 개로 줄어든다. 따라서, COF의 수가 줄어드는 만큼 PDP와 데이터 드라이브 IC(21)의 코스트(Cost)가 낮아질 수 있다.
데이터 드라이브 IC(21)의 저전압 구동과 출력핀의 수를 증가시키기 위해서는 데이터 드라이브 IC(21)의 소비전력이 고려되어야 한다. 96핀/64핀 데이터 드라이브 IC(21) 허용 소비전력은 각각 2.5W/2.1W 정도이다. 데이터 드라이버 IC(21)의 소비전력을 낮추기 위해서는 저전압 구동과 저전류가 실현되어야 하지만 PDP에 흐르는 과전류에 의해 데이터 드라이브 IC(21)의 소비전력을 낮추기가 곤란하다. 예를 들어, 40V의 저전압 구동이 가능한 경우, 40″의 PDP에서 2A의 전류가 소모되는 경우에, PDP의 소비전력은 VI이므로 80W이다. 이 PDP에 필용한 데이터 드라이브 IC의 수가 20 개로 가정할 때, 데이터 드라이버 IC(21) 각각의 소비전력은 4W로서 96핀 데이터 드라이브 IC의 허용 소비전력 2.5W를 초과하게 된다.
또한, 데이터 드라이브 IC의 소비전력은 데이터 드라이브 IC 내에 구성되는 수 많은 스위치소자의 온/오프 스위칭(on/off switching)의 횟수와 데이터 드라이브 IC가 구동하여야 하는 어드레스 전극라인(X)의 길이에 비례하여 커지게 된다.예컨데, 40″의 PDP를 화면분할하지 않고 싱글스캔(Single scan)으로 구동하면, 화면을 상/하로 2 분할하는 듀얼스캔(Dual scan)으로 구동하는데 비하여 어드레스 전극라인(X)의 길이가 2배이므로 그 만큼 데이터 드라이브 IC의 소비전력도 커지게 된다. 마찬가지로, 온/오프 스위칭 횟수가 많은 경우 예를 들면, 서브필드의 수가 많은 경우에도 데이터 드라이브 IC(21)의 소비전력은 그 만큼 커질 수 밖에 없다.
따라서, 본 발명의 목적은 데이터 드라이브 IC의 소비전력을 줄이도록 한 PDP의 구동방법 및 장치를 제공함에 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널에 접합되는 칩온필름을 나타내는 부분 절개 사시도.
도 3은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 단계적으로 나타내는 흐름도.
도 4는 과전류가 가장 많이 발생되는 데이터 패턴을 나타내는 평면도.
도 5는 데이터 드라이브 IC의 단위 구동부와 플라즈마 디스플레이 패널의 등가 회로도.
도 6은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동장치를 나타내는 블록도.
도 7은 도 6에 도시된 과전류 발생패턴 검출부를 상세히 나타내는 블록도.
도 8은 n-1 번째 수평라인과 n 번째 수평라인에서 수직으로 인접한 두 비트 데이터에 대한 XOR 연산과 카운트를 나타내는 도면.
도 9는 수평으로 인접한 두 비트 데이터에 대한 XOR 연산과 카운트를 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 상부기판 12Y : 주사/서스테인전극
12Z : 공통서스테인전극 13 : 금속버스전극
14 : 상부 유전체층 15 : 보호막
16 : 하부기판 17X : 어드레스전극
18 : 하부 유전체층 19 : 격벽
20 : 형광층 61 : 프레임 메모리
62,71 : 역감마 보정부 63 : 오차 확산부
64 : 과전류 발생패턴 검출부 65 : 서브필드 제한신호 발생부
66 : 제어부 67 : 서브필드 맵핑부
68 : 데이터 구동부 69 : 미사용 서브필드 검출부
70 : PDP 72 : 파형 발생부
73 : 라인 메모리 74 : XOR 연산부
75,78 : 카운터 76 : 1 비트 지연기
79 : 가산기
상기 목적들을 달성하기 위하여, 본 발명에 따른 PDP의 구동방법은 입력영상에서 수직으로 인접한 셀간 데이터 전위가 다른 경우와 수평으로 인접한 셀간 데이터 전위가 다른 경우를 계수하는 제1 단계와, 상기 계수값을 소정의 임계값과 비교하고 상기 계수값이 상기 임계값 이상이면 표시 데이터를 소비전력의 소비가 많은 표시 데이터로 판단하는 제2 단계와, 상기 소비전력이 많은 표시 데이터에 대하여 계조표현을 위한 서브필드의 수를 감소시키는 제3 단계를 포함한다.상기 제1 단계는 수평라인의 상기 입력영상에서 인접한 두 셀에 대응하는 비트 데이터들에 대하여 배타적 논리합 연산하는 단계와, 상기 배타적 논리합 연산의 결과에 의해 발생되는 상기 수평라인에서 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제1 계수신호를 발생하는 단계와, n-1(단, n은 2 이상의 정수) 번째 수평라인과 n 번째 수평라인에서 수직으로 인접한 두 셀에 대응하는 비트 데이터들에 대하여 배타적 논리합 연산하는 단계와, 상기 배타적 논리합 연산의 결과에 의해 발생되는 상기 수직으로 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제2 계수신호를 발생하는 단계와, 상기 제1 및 제2 계수신호를 가산하는 단계를 포함한다.상기 소비전력이 많은 데이터 패턴에서 제거되는 서브필드는 휘도 상대비가 작은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.본 발명에 따른 PDP의 구동장치는 입력영상에서 수직으로 인접한 셀간 데이터 전위가 다른 경우와 수평으로 인접한 셀간 데이터 전위가 다른 경우를 계수하는 카운트수단과, 상기 계수값을 소정의 임계값과 비교하고 상기 계수값이 상기 임계값 이상이면 표시 데이터를 소비전력의 소비가 많은 표시 데이터로 판단하는 판정수단과, 상기 소비전력이 많은 표시 데이터에 대하여 계조표현을 위한 서브필드의 수를 감소시키는 서브필드 제어수단을 구비한다.상기 카운트수단은 수평라인의 상기 입력 영상을 1 비트 단위로 지연시키는 1 비트 지연기와, 상기 1 비트 지연된 비트 데이터와 상기 입력 영상의 미지연 비트 데이터에 대하여 배타적 논리합 연산하기 위한 제1 연산부와, 상기 제1 연산부에 접속되어 상기 수평라인에서 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제1 계수신호를 발생하는 제1 카운터와, 상기 입력 영상을 1 수평라인 단위로 지연시키기 위한 1 라인 지연기와, 상기 1 라인 지연기에 의해 지연된 n-1(단, n은 2 이상의 정수) 번째 수평라인과 입력라인으로부터의 n 번째 수평라인에서 수직으로 인접한 두 셀에 대응하는 비트 데이터들에 대하여 배타적 논리합 연산하는 제2 연산부와, 상기 제2 연산부에 접속되어 상기 수직으로 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제2 계수신호를 발생하는 제2 카운터와, 상기 제1 및 제2 계수신호를 가산하는 가산기를 구비한다.상기 서브필드 제어수단은 상기 소비전력이 많은 표시 데이터에서 휘도 상대비가 작은 서브필드를 제거하는 것을 특징으로 한다.상기 서브필드 제어수단은 상기 제어부의 제어 하에 상기 데이터를 서브필드에 맵핑하기 위한 서브필드 맵핑부를 구비한다.상기 서브필드 제어수단은 상기 제어부의 제어 하에 상기 데이터를 서브필드에 맵핑하기 위한 서브필드 맵핑부를 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 3 내지 도 9를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 3을 참조하면, 본 발명에 따른 PDP의 구동방법은 데이터가 입력되면 그데이터를 수평방향(H)과 수직방향(V) 각각에서 데이터값이 반전 즉, 토글(toggle) 횟수를 카운트하게 된다.(S1 내지 S3 단계) 그리고 수평방향(H)의 카운트값과 수직방향(V)의 카운트값은 가산된다.(S4 단계) 가산된 카운트값은 소정의 임계값과 비교되고, 그 비교 결과에 따라 서브필드 수의 조절여부를 결정하게 된다.(S5 단계)
S1 내지 S5 단계는 PDP에서 전류가 많이 소비되는 패턴을 판별하는 과정이다. 패널에 표시되는 데이터 패턴 중 전류가 가장 많이 소비되는 패턴은 도 4와 같이 수평방향(H)과 수직방향(V)에서 인접한 셀들 간에 켜지는 셀과 꺼지는 셀이 교번하는 패턴이다. 이를 상세히 하면, 하나의 어드레스 전극라인(X)을 구동하기 위한 데이터 드라이브 IC의 단위 구동부는 각각 데이터(D1,D2)와 기저전압원(GND 또는 저전위 공통전압) 사이에 푸쉬풀(Push-pull) 형태로 접속된 두 개의 스위치소자(T1,T2 또는 T3,T4)로 구성된다. 수평방향(H)이나 수직방향(V)으로 켜지는 셀과 꺼지는 셀이 반복되면, 이 때의 등가회로는 도 5와 같이 나타날 수 있다. 어느 하나의 켜지는 셀에 데이터(D1)가 공급되고 이에 인접한 꺼지는 셀에 데이터(D2)가 공급되지 않으면, 켜지는 셀의 데이터(D1)는 제1 스위치소자(T1)와 PDP의 셀(Cp)을 경유하는 전류패스를 따라 PDP의 셀(Cp)에 공급된다. 또한, 이 데이터(D1)는 제4 스위치소자(T4)와 기저전압원(GND)을 경유하는 전류패스를 따라 인접한 단위 구동부에 누설된다. 따라서, 수평방향(H)과 수직방향(V)에서 켜지는 셀과 꺼지는 셀이 교번할 때에, 데이터 드라이버 IC 내에서 누설전류가 많아지게 되므로 그 만큼 데이터 드라이브 IC의 소비전력이 커지게 된다.
S5 단계에서, 카운트 값이 임계값 이상으로 전류가 많이 소비되는 데이터 패턴으로 판단되면, 한 프레임에 포함된 서브필드들의 수가 줄어든다.(S6 단계) 이렇게 서브필드의 수가 줄어들게 되면 제거되는 서브필드에 의해 데이터 드라이브 IC 내에서의 스위칭 회수가 줄어들게 되므로 데이터 드라이브 IC의 스위칭 손실이 그 만큼 줄어들게 된다. 제거되는 서브필드는 낮은 휘도 상대비의 서브필드로 선택되는 것이 바람직하다. 이는 서브필드의 수가 줄어 들면, 표현하고자 하는 계조레벨의 표현범위가 줄어들 수 있지만 관찰자의 시각인지 특성에 의해 사용자가 거의 감지할 수 없는 낮은 휘도 상대비의 서브필드가 제거되면 계조표현과 휘도레벨의 저하가 작기 때문이다.
S5 단계에서, 카운트 값이 임계값보다 작은 것으로 판단되어 전류 소비가 비교적 작은 데이터 패턴으로 판단되면, 미리 설정된 서브필드들의 수가 유지된다.(S7 단계)
도 6은 본 발명의 실시예에 따른 PDP의 구동장치를 나타낸다.
도 6을 참조하면, 데이터(RGB)가 입력되는 프레임 메모리(61)와, 역감마 보정을 실시하기 위한 제1 및 제2 역감마 보정부(62,71)와, 오차성분을 주변 셀들에 확산시키기 위한 오차확산부(63)와, 비트별로 재배열된 데이터를 서브필드에 맵핑하기 위한 서브필드 맵핑부(67)와, 오차확산부(62)와 서브필드 맵핑부(67) 사이에 접속된 과전류 발생패턴 검출부(64), 서브필드 제한신호 발생부(65) 및 제어부(66)와, PDP(70)의 어드레스 전극라인(X)을 구동하기 위한 데이터 구동부(68)와, 구동파형을 발생하기 위한 파형 발생부(72)와, 미사용 서브필드를 검출하기 위한 미사용 서브필드 검출부(69)를 구비한다.
프레임 메모리(61)는 한 프레임 분의 데이터(RGB)를 저장하고 저장된 데이터를 제1 및 제2 역감마 보정부(62,71)에 공급하게 된다.
제1 및 제2 역감마 보정부(62,71)는 프레임 메모리(61)로부터 공급되는 데이터에 대하여 역감마 보정을 실시한다.
오차확산부(63)는 셀의 오차 성분을 주변 셀들에 확산시킴으로써 휘도값을 미세하게 조정하는 역할을 한다.
과전류 발생패턴 검출부(64)는 오차확산부(63)와 서브필드 제한신호 발생부(65) 사이에 접속되어 과전류가 발생될 수 있는 데이터 패턴을 검출하게 된다. 이 과전류 발생패턴 검출부(64)에 대한 상세한 설명은 도 7 내지 도 9를 결부하여 후술된다.
서브필드 제한신호 발생부(65)는 과전류 발생패턴 검출부(64)와 제어부(66) 사이에 접속되어 과전류가 발생될 수 있는 데이터 패턴에 대응하여 서브필드의 수를 줄이기 위한 제어신호를 발생하게 된다.
제어부(66)는 서브필드 제한신호 발생부(65)와 서브필드 맵핑부(67) 사이에 접속되어 서브필드 제한신호 발생부(65)로부터의 제어신호에 따라 서브필드 맵핑부(67)를 제어하여 과전류가 발생될 수 있는 데이터 패턴에서 서브필드의 수를 줄이게 된다.
서브필드 맵핑부(67)는 입력단에 오차확산부(63)가 접속되며 제어단자에 제어부(66)가 접속된다. 이 서브필드 맵핑부(67)는 오차확산부(63)로부터 공급되는데이터를 계조레벨에 따라 비트별로 할당되는 서브필드에 맵핑하며 제어부(66)의 제어에 의해 과전류가 발생되는 데이터 패턴의 서브필드의 수를 줄이게 된다. 여기서, 과전류가 발생되는 데이터 패턴에서는 낮은 휘도 상대비를 가지는 서브필드들이 제거된다.
데이터 구동부(68)는 PDP(70)의 어드레스 전극라인들(X)에 접속된 다수의 데이터 드라이브 IC를 포함하여 서브필드 맵핑부(67)로부터 공급되는 비트별 데이터를 어드레스 전극라인들(X)에 공급하게 된다. 과전류가 발생되는 데이터 패턴은 서브필드 맵핑부(67)에 의해 그 서브필드의 수가 줄어들기 때문에, 이러한 데이터 패턴에서는 서브필드의 수가 유지되는 것에 비하여 데이터 구동부(68)의 스위칭 횟수와 소모되는 전류양이 작아지게 된다.
미사용 서브필드 검출부(69)는 서브필드 맵핑부(67)와 파형 발생부(72) 사이에 접속되어 과전류가 발생되는 데이터 패턴에서 제거된 서브필드를 지시하는 신호를 발생하게 된다.
파형 발생부(72)는 PDP(70)의 주사/서스테인 전극라인(Y)과 공통 서스테인 전극라인(Z)에 접속되어 주사/서스테인 전극라인(Y)에 필요한 리셋, 스캔전압 및 서스테인 전압을 발생함과 아울러 공통/서스테인 전극라인(Z)에 필요한 서스테인전압을 발생하게 된다.
도 7을 참조하면, 과전류 발생패턴 검출부(64)는 1 수평 라인분의 데이터를 저장하기 위한 라인 메모리(73)와, 1 비트를 지연시키기 위한 1 비트 지연기(76)와, 입력라인(80)과 라인 메모리(73)에 접속된 배타적 논리합 연산부(74)(이하,'XOR 연산부'라 한다)와, XOR 연산부(74)와 출력라인(81) 사이에 접속된 제1 카운터(75) 및 가산기(79)와, 입력라인(80)과 1 비트 지연기(76)에 접속된 XOR 게이트(77)와, XOR 게이트(77)와 가산기(79) 사이에 접속된 제2 카운터(78)를 구비한다.
라인 메모리(73)는 입력라인(80)으로부터의 데이터를 1라인분씩 저장하고, 저장된 데이터를 XOR 연산부(74)에 공급하게 된다. 따라서, 라인 메모리(73)는 1 수평라인 단위로 데이터를 지연시키게 된다.
XOR 연산부(74)는 라인 메모리(73)로부터 공급되는 n-1(단, n은 2 이상의 양의 정수) 번째 수평라인 데이터와 입력라인(80)으로부터 공급되는 n 번째 수평라인 데이터에 대하여 비트별로 XOR 연산을 수행하게 된다. 이 XOR 연산부(74)는 도 8과 같이 n-1 번째 수평라인과 n 번째 수평라인에서 수직으로 인접한 두 셀의 데이터가 다르면 하이논리 '1'을 발생하고, 수직으로 인접한 두 셀의 데이터가 동일하면 로우논리 '0'을 발생한다.
제1 카운터(75)는 XOR 연산부(74)로부터 출력되는 하이논리 '1'의 수를 계수하게 된다.
1 비트 지연기(76)는 입력라인(80)으로부터의 데이터를 1 비트씩 저장하고, 저장된 1 비트를 XOR 게이트(77)에 공급하게 된다. 이 1 비트 지연기(76)는 플립플롭으로 구현될 수 있다.
XOR 게이트(77)는 1 비트 지연기(76)로부터 공급되는 n-1(단, n은 2 이상의 양의 정수) 번째 비트와 입력라인(80)으로부터 공급되는 n 번째 비트에 대하여 XOR연산을 수행하게 된다. 이 XOR 게이트(77)는 도 9와 같이 수평으로 인접한 n-1 번째 비트와 n 번째 비트의 논리값이 다르면 하이논리 '1'을 발생하고, 수평으로 인접한 두 셀의 데이터가 동일하면 로우논리 '0'을 발생한다.
제2 카운터(78)는 XOR 게이트(77)로부터 출력되는 하이논리 '1'을 계수하게 된다.
가산기(79)는 제1 및 제2 카운터(75,78)의 계수값을 가산하여 제어부(81)에 공급하게 된다.
제어부(81)는 미리 설정된 임계값과 가산기(79)에 의해 가산된 계수값을 비교하여 계수값이 임계값 이상이면 해당 데이터가 수직방향과 수평방향에서 과전류가 많이 발생할 수 있는 데이터 패턴으로 판단하여 해당 데이터 패턴에 대한 서브필드의 수를 줄이게 된다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법 및 장치는 수평방향과 수직방향에서 온 데이터와 오프 데이터의 교번 정도를 판단하여 데이터 드라이브 IC에서 많은 전류가 소비될 수 있는 데이터 패턴에서 서브필드의 수를 줄이게 된다. 그 결과, 본 발명에 따른 PDP의 구동방법 및 장치는 과전류가 발생될 수 있는 데이터 패턴에서 스위칭 횟수와 누설전류를 줄임으로써 데이터 드라이브 IC의 소비전력을 줄일 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (8)

  1. 입력영상에서 수직으로 인접한 셀간 데이터 전위가 다른 경우와 수평으로 인접한 셀간 데이터 전위가 다른 경우를 계수하는 제1 단계와,
    상기 계수값을 소정의 임계값과 비교하고 상기 계수값이 상기 임계값 이상이면 표시 데이터를 소비전력의 소비가 많은 표시 데이터로 판단하는 제2 단계와,
    상기 소비전력이 많은 표시 데이터에 대하여 계조표현을 위한 서브필드의 수를 감소시키는 제3 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 제1 단계는,
    수평라인의 상기 입력영상에서 인접한 두 셀에 대응하는 비트 데이터들에 대하여 배타적 논리합 연산하는 단계와,
    상기 배타적 논리합 연산의 결과에 의해 발생되는 상기 수평라인에서 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제1 계수신호를 발생하는 단계와,
    n-1(단, n은 2 이상의 정수) 번째 수평라인과 n 번째 수평라인에서 수직으로 인접한 두 셀에 대응하는 비트 데이터들에 대하여 배타적 논리합 연산하는 단계와,
    상기 배타적 논리합 연산의 결과에 의해 발생되는 상기 수직으로 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제2 계수신호를 발생하는 단계와,
    상기 제1 및 제2 계수신호를 가산하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1 항에 있어서,
    상기 소비전력이 많은 데이터 패턴에서 제거되는 서브필드는 휘도 상대비가 작은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 삭제
  5. 입력영상에서 수직으로 인접한 셀간 데이터 전위가 다른 경우와 수평으로 인접한 셀간 데이터 전위가 다른 경우를 계수하는 카운트수단과,
    상기 계수값을 소정의 임계값과 비교하고 상기 계수값이 상기 임계값 이상이면 표시 데이터를 소비전력의 소비가 많은 표시 데이터로 판단하는 판정수단과,
    상기 소비전력이 많은 표시 데이터에 대하여 계조표현을 위한 서브필드의 수를 감소시키는 서브필드 제어수단을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  6. 제 5 항에 있어서,
    상기 카운트수단은,
    수평라인의 상기 입력 영상을 1 비트 단위로 지연시키는 1 비트 지연기와,
    상기 1 비트 지연된 비트 데이터와 상기 입력 영상의 미지연 비트 데이터에 대하여 배타적 논리합 연산하기 위한 제1 연산부와,
    상기 제1 연산부에 접속되어 상기 수평라인에서 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제1 계수신호를 발생하는 제1 카운터와,
    상기 입력 영상을 1 수평라인 단위로 지연시키기 위한 1 라인 지연기와,
    상기 1 라인 지연기에 의해 지연된 n-1(단, n은 2 이상의 정수) 번째 수평라인과 입력라인으로부터의 n 번째 수평라인에서 수직으로 인접한 두 셀에 대응하는 비트 데이터들에 대하여 배타적 논리합 연산하는 제2 연산부와,
    상기 제2 연산부에 접속되어 상기 수직으로 인접한 두 셀의 상이한 논리값 발생횟수를 계수하여 제2 계수신호를 발생하는 제2 카운터와,
    상기 제1 및 제2 계수신호를 가산하는 가산기를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  7. 제 5 항에 있어서,
    상기 서브필드 제어수단은
    상기 소비전력이 많은 표시 데이터에서 휘도 상대비가 작은 서브필드를 제거하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  8. 제 5 항에 있어서,
    상기 서브필드 제어수단은,
    상기 제어부의 제어 하에 상기 데이터를 서브필드에 맵핑하기 위한 서브필드 맵핑부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
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