KR100425107B1 - Apparatus and Method for Controlling HPLL of Display - Google Patents
Apparatus and Method for Controlling HPLL of Display Download PDFInfo
- Publication number
- KR100425107B1 KR100425107B1 KR10-2001-0063079A KR20010063079A KR100425107B1 KR 100425107 B1 KR100425107 B1 KR 100425107B1 KR 20010063079 A KR20010063079 A KR 20010063079A KR 100425107 B1 KR100425107 B1 KR 100425107B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- outputting
- video
- energy level
- video signal
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/123—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal directly commands a frequency generator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/21—Circuitry for suppressing or minimising disturbance, e.g. moiré or halo
Abstract
본 발명은 영상표시장치의 영상구현에 있어서, 수평동기신호의 이상현상을 방지할 수 있도록 한 영상표시장치의 HPLL 속도 제어장치 및 그 방법에 관한 것으로, 영상신호를 입력받아 위상 에러를 검출하고 검출된 위상 에러에 따른 주파수 값을 생성하기 위한 수평 트레킹부와, 수평 트레킹부에서 생성된 주파수 값에 따라 기 설정된 특정 주파수의 신호를 발생하는 이산 발진부와, 이산 발진부에서 발생된 특정 주파수의 신호에 따라 상기 입력된 영상신호를 출력하기 위한 위상고정루프를 구비한 영상표시장치에 있어서, 상기 수평 트레킹부는 상기 영상신호의 동기신호 및 클럭신호를 입력받아 위상 에러를 발생하기 위한 비교기와, 상기 영상신호를 입력받아 상기 영상신호의 수평 라인 단위로 영상신호 에너지 레벨을 계산하기 위한 영상신호 계산부와, 상기 영상신호의 블랭킹 구간의 신호 에너지 레벨을 계산하기 위한 잡음신호 계산부와, 상기 영상신호 및 잡음신호 계산부를 통해 계산된 상기 영상신호 및 블랭킹 구간 신호의 에너지 레벨을 비교하여 상기 비교치에 따라 PLL 속도 제어신호를 출력하기 위한 제어부와, 상기 비교기에서 출력된 위상 에러 및 상기 제어부에서 출력된 HPLL 속도 제어신호를 입력받아 소정의 연산을 통해 에러 값을 출력하기 위한 필터와, 상기 필터에서 출력된 에러 값에 기 설정된 기본 주파수를 가산하여 최종 주파수를 출력하기 위한 가산기를 포함하여 구성되므로 영상신호로부터 잡음신호 레벨을 감지하고 상기 감지된 잡음신호의 레벨에 따라 HPLL 속도를 제어함으로서 지터 또는 영상왜곡 등의 이상현상을 방지하여 영상표시장치의 시스템 안정성 및 화질을 향상시킬 수 있다.The present invention relates to an HPLL speed control device and a method of an image display device capable of preventing an abnormal phenomenon of a horizontal synchronizing signal in an image implementation of a video display device. A horizontal tracking unit for generating a frequency value according to the phase error, a discrete oscillator generating a signal of a predetermined frequency according to the frequency value generated by the horizontal tracking unit, and a signal of a specific frequency generated by the discrete oscillator A video display device having a phase fixing loop for outputting the input video signal, wherein the horizontal tracking unit receives a synchronizing signal and a clock signal of the video signal and generates a phase error; An image signal calculator for calculating an image signal energy level based on a horizontal line unit of the image signal And a noise signal calculator for calculating a signal energy level of the blanking section of the video signal, and comparing the energy levels of the video signal and the blanking section signal calculated by the video signal and the noise signal calculator to the comparison value. A control unit for outputting a PLL speed control signal, a filter for outputting an error value through a predetermined operation by receiving a phase error output from the comparator and an HPLL speed control signal output from the control unit, and outputting from the filter It is configured to include an adder for outputting the final frequency by adding a preset fundamental frequency to the error value is detected, jitter or image distortion by detecting the noise signal level from the video signal and controlling the HPLL speed according to the detected noise signal level Improve system stability and image quality of video display device by preventing abnormal phenomenon Kiel can.
Description
본 발명은 영상표시장치에 관한 것으로, 특히 수평동기신호의 이상현상을 방지하기 위해 HPLL 속도를 제어할 수 있도록 한 영상표시장치의 HPLL 속도 제어장치 및 그 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display device, and more particularly, to an HPLL speed control device and a method for controlling an HPLL speed in order to prevent an abnormal phenomenon of a horizontal synchronization signal.
일반적으로, 티브이와 같은 영상표시장치는 영상신호를 구현하는데 있어서, 영상 필드의 시작점이 흔들려 발생하는 영상의 왜곡을 방지하기 위한 즉, 수평동기신호의 지터를 제거하기 위한 위상고정루프(Phase Locked Loop; 이하, PLL이라 칭함)가 사용된다.In general, in a video display device such as a TV, a phase locked loop is used to prevent distortion of an image generated by shaking a starting point of an image field, that is, to remove jitter of a horizontal synchronization signal. (Hereinafter referred to as PLL) is used.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 영상표시장치의 HPLL 속도 제어장치 및 그 방법을 설명하면 다음과 같다.Hereinafter, an HPLL speed control apparatus and a method thereof of an image display apparatus according to the prior art will be described with reference to the accompanying drawings.
종래 기술에 따른 영상표시장치의 PLL 속도 제어장치는 도 1에 도시한 바와 같이, 수평 트레킹부(10)와, 이산 발진부(20)와, 위상고정루프(30)와, 그리고, 제 1 및 제 2 분주기(40, 50)를 포함하여 구성된다.As shown in FIG. 1, the PLL speed control apparatus of the image display apparatus according to the related art includes a horizontal tracking unit 10, a discrete oscillation unit 20, a phase locked loop 30, and a first and a first unit. It consists of two dividers 40 and 50.
상세히 설명하면, 상기 HPLL 속도 제어장치로 입력되는 신호는 통상 안테나를 통해 입력되거나 VCR 등의 외부 입력기기를 통해 재생된 영상신호이다. 먼저, 상기 수평 트레킹부(10)는 상기 영상신호의 동기신호를 입력받아, 클럭신호에 의해 매 라인(Line)마다 상기 동기신호의 위상에러를 검출하여 검출된 위상에러에 소정 연산을 통해 주파수 값을 생성한다.In detail, the signal input to the HPLL speed control device is a video signal that is normally input through an antenna or reproduced through an external input device such as a VCR. First, the horizontal tracking unit 10 receives a synchronization signal of the video signal, detects a phase error of the synchronization signal every line by a clock signal, and then selects a frequency value through a predetermined operation on the detected phase error. Create
그리고, 상기 이산 발진부(20)는 상기 수평 트레킹부(10)에서 생성된 주파수값에 따라 기 설정된 특정 주파수 신호를 발생시키고, 상기 위상고정루프(30)는 상기 이산 발진부(20)에서 발생한 특정 주파수를 입력받아 상기 특정 주파수 신호의 지터를 감소시킨다.In addition, the discrete oscillator 20 generates a predetermined specific frequency signal according to the frequency value generated by the horizontal tracking unit 10, and the phase locked loop 30 generates a specific frequency generated by the discrete oscillator 20. Receives and reduces jitter of the specific frequency signal.
한편, 상기 제 1 분주기(40)는 상기 위상고정루프(30)의 출력신호를 분주하여 상기 클럭신호로서 상기 수평 트레킹부(10)에 입력된다. 또한, 상기 제 2 분주기(50)는 상기 제 1 분주기(40)에 의해 출력된 상기 클럭신호를 다시 분주하여 상기 위상고정루프(30)의 기준 클럭신호로 제공한다.On the other hand, the first divider 40 divides the output signal of the phase locked loop 30 and is input to the horizontal tracking unit 10 as the clock signal. In addition, the second divider 50 divides the clock signal output by the first divider 40 and provides it as a reference clock signal of the phase-locked loop 30.
이때, 상기 수평 트레킹부(10)의 상세한 동작은 도 2에 도시한 바와 같다.At this time, the detailed operation of the horizontal trekking unit 10 is as shown in FIG.
상기 수평 트레킹부(10)의 비교기(11)는 상기 영상신호의 동기신호 입력시 상기 클럭신호에 의해 카운트되는 카운트 값과 비교한 후 위상에러를 출력하고 상기 출력된 위상에러는 필터(12)에 입력한다.The comparator 11 of the horizontal tracking unit 10 compares the count value counted by the clock signal when the synchronization signal of the video signal is input and outputs a phase error. The output phase error is output to the filter 12. Enter it.
그리고, 제어부(14)는 외부에서 입력되는 영상신호가 안테나 또는 VCR를 통한 영상신호인지 여부에 따라 해당 HPLL 제어신호를 상기 필터(12)로 출력한다.The controller 14 outputs the corresponding HPLL control signal to the filter 12 depending on whether the externally input video signal is an image signal through an antenna or a VCR.
상기 위상에러 및 HPLL 제어신호를 입력받은 상기 필터(12)는 소정의 연산을 통해 에러 값을 출력하고, 이때, 상기 에러 값은 가산기(13)에 입력되어 기본 주파수 값에 가산된 후 최종 주파수 값을 생성하는 것이다.The filter 12 receiving the phase error and the HPLL control signal outputs an error value through a predetermined operation, and at this time, the error value is input to the adder 13 and added to the fundamental frequency value and then the final frequency value. To generate.
결과적으로, 외부에서 입력되는 영상신호의 종류에 따라 상기 HPLL 속도를 제어하여 상기 위상고정루프(30)의 동기신호 지터가 감소된다.As a result, the synchronization signal jitter of the phase-locked loop 30 is reduced by controlling the HPLL speed according to the type of the image signal input from the outside.
상기와 같이 동작하는 영상표시장치의 HPLL 속도 제어장치의 제어방법을 설명하면 다음과 같다.The control method of the HPLL speed control device of the image display device operating as described above is as follows.
도 3에 도시한 바와 같이, 상기 제어부(14)는 외부에서 입력되는 영상신호가 안테나를 통한 RF 신호 또는 VCR를 통한 신호인지 여부를 판단한다(S10).As shown in FIG. 3, the controller 14 determines whether an image signal input from the outside is an RF signal through an antenna or a signal through a VCR (S10).
상기 판단결과(S10), 상기 영상신호가 VCR를 통해 입력되는 VCR신호이면 상기 제어부(14)의 HPLL 제어신호에 따라 상기 필터(12)의 연산량을 크게 하여 HPLL 속도를 빠르게 출력한다(S11).As a result of the determination (S10), if the video signal is a VCR signal input through the VCR, the calculation amount of the filter 12 is increased according to the HPLL control signal of the controller 14 to quickly output the HPLL speed (S11).
한편, 상기 판단결과(S10), 상기 영상신호가 안테나로부터 입력되는 RF 신호이면 상기 PLL 제어신호에 따라 상기 필터(12)의 연산량을 작게 하여 상기 HPLL 속도를 느리게 출력한다(S12).On the other hand, if the determination result (S10), if the video signal is an RF signal input from the antenna, the operation amount of the filter 12 is reduced according to the PLL control signal to output the HPLL speed slow (S12).
따라서, 외부에서 입력되는 영상신호가 노이즈에 의한 영향이 적고 동기신호가 비교적 안정적인 VCR 등과 같은 외부 입력기기를 통한 신호라면 상기 HPLL 속도를 상대적으로 빠르게 설정하는 반면, 노이즈에 영향을 크게 받는 안테나를 통한 RF 신호라면 상기 HPLL 속도를 상대적으로 느리게 설정함으로서 수평동기신호의 지터를 감소시킨다.Therefore, if the video signal input from the outside is a signal from an external input device such as a VCR that is less influenced by noise and the synchronization signal is relatively stable, the HPLL speed is set relatively fast, but the antenna is greatly affected by noise. If it is an RF signal, the HPLL speed is set relatively slow to reduce jitter in the horizontal synchronization signal.
이상에서 설명한 종래 기술에 따른 영상표시장치의 HPLL 속도 제어장치 및 그 방법은 VCR을 통해 RF 신호를 입력받는 경우 VCR 신호로 인식하여 RF 신호의 노이즈에 따른 지터가 급증하고 VCR 신호가 RF 변조 후 입력되는 경우 RF 신호로 인식하여 화질이 감소하는 문제점이 있었다. 즉, 외부로부터 입력되는 영상신호의 종류 판별에 의한 HPLL 속도 제어는 영상표시장치의 시스템 불안정을 초래한다.The HPLL speed control apparatus and method of the image display apparatus according to the related art described above are recognized as a VCR signal when receiving an RF signal through a VCR, so that jitter increases due to noise of the RF signal, and the VCR signal is input after RF modulation. If there is a problem that the image quality is reduced by recognizing the RF signal. That is, HPLL speed control by determining the type of video signal input from the outside causes system instability of the video display device.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 본발명의 목적은 영상표시장치의 영상구현에 있어서, 외부에서 입력된 영상신호에 따른 수평동기신호의 이상현상을 방지하여 보다 안정적인 시스템 및 화질을 구현할 수 있도록 한 영상표시장치의 HPLL 속도 제어장치 및 그 방법을 제공하기 위한 것이다.The present invention has been made to solve the above problems of the prior art, an object of the present invention in the image implementation of the image display device, by preventing the abnormal phenomenon of the horizontal synchronization signal according to the image signal input from the outside more stable An object of the present invention is to provide an HPLL speed control device and a method of an image display device capable of realizing a system and image quality.
도 1은 종래 기술에 따른 영상표시장치의 HPLL 속도 제어장치의 구성을 나타낸 도면1 is a view showing the configuration of the HPLL speed control apparatus of the image display apparatus according to the prior art
도 2는 종래 기술에 따른 수평 트레킹부의 상세한 구성을 나타낸 도면2 is a view showing a detailed configuration of a horizontal trekking unit according to the prior art
도 3은 종래 기술에 따른 영상표시장치의 HPLL 속도 제어방법을 나타낸 플로우 차트3 is a flow chart showing a method for controlling the HPLL speed of the image display apparatus according to the prior art
도 4는 본 발명에 따른 수평 트레킹부의 상세한 구성을 나타낸 도면4 is a view showing a detailed configuration of a horizontal trekking unit according to the present invention
도 5는 본 발명에 따른 영상표시장치의 HPLL 속도 제어방법의 실시예를 나타낸 플로우 차트5 is a flowchart illustrating an embodiment of a method for controlling HPLL speed of an image display device according to the present invention.
도 6은 본 발명에 따른 영상표시장치의 HPPL 속도 제어방법의 다른 실시예를 나타낸 플로우 차트6 is a flow chart showing another embodiment of the HPPL speed control method of the image display apparatus according to the present invention
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
100: 비교기 110: 필터100: comparator 110: filter
120: 가산기 130: 영상신호 계산부120: the adder 130: video signal calculation unit
140: 잡음신호 계산부 150: 제어부140: noise signal calculator 150: control unit
상기 목적을 달성하기 위한 본 발명에 따른 영상표시장치의 HPLL 속도 제어장치는 영상신호를 입력받아 위상 에러를 검출하고 검출된 위상 에러에 따른 주파수 값을 생성하기 위한 수평 트레킹부와, 수평 트레킹부에서 생성된 주파수 값에 따라 기 설정된 특정 주파수의 신호를 발생하는 이산 발진부와, 이산 발진부에서 발생된 특정 주파수의 신호에 따라 상기 입력된 영상신호를 출력하기 위한 위상고정루프를 구비한 영상표시장치에 있어서, 상기 수평 트레킹부는 상기 영상신호의 동기신호 및 클럭신호를 입력받아 위상 에러를 발생하기 위한 비교기와, 상기 영상신호를 입력받아 상기 영상신호의 수평 라인 단위로 영상신호 에너지 레벨을 계산하기 위한 영상신호 계산부와, 상기 영상신호의 블랭킹 구간의 신호 에너지 레벨을 계산하기 위한 잡음신호 계산부와, 상기 영상신호 및 잡음신호 계산부를 통해 계산된 상기 영상신호 및 블랭킹 구간 신호의 에너지 레벨을 비교하여 상기 비교치에 따라 PLL 속도 제어신호를 출력하기 위한 제어부와, 상기 비교기에서 출력된 위상 에러 및 상기 제어부에서 출력된 HPLL 속도 제어신호를 입력받아 소정의 연산을 통해 에러 값을 출력하기 위한 필터와, 상기 필터에서 출력된 에러 값에 기 설정된 기본 주파수를 가산하여 최종 주파수를 출력하기 위한 가산기를 포함하여 구성된다.HPLL speed control device of the image display device according to the present invention for achieving the above object is a horizontal tracking unit for detecting a phase error and generating a frequency value according to the detected phase error in the horizontal tracking unit, In the image display apparatus having a discrete oscillator for generating a signal of a predetermined frequency according to the generated frequency value, and a phase locked loop for outputting the input video signal according to the signal of a specific frequency generated by the discrete oscillator The horizontal tracking unit includes a comparator for generating a phase error by receiving a synchronization signal and a clock signal of the video signal, and a video signal for calculating an image signal energy level in units of horizontal lines of the video signal. A calculation unit and a noise scene for calculating a signal energy level of a blanking section of the video signal A controller for comparing an energy level of the video signal and the blanking interval signal calculated by the call calculator, the video signal and the noise signal calculator, and outputting a PLL speed control signal according to the comparison value; A filter for outputting an error value through a predetermined operation by receiving a phase error and the HPLL speed control signal output from the control unit, and for outputting the final frequency by adding a preset fundamental frequency to the error value output from the filter. It is comprised including an adder.
그리고, 상기 목적을 달성하기 위한 본 발명에 따른 영상표시장치의 HPLL 속도 제어방법은 영상표시장치에서, 외부에서 입력되는 영상신호로부터 잡음신호의 레벨을 계산하는 단계와, 상기 계산된 잡음신호의 레벨이 기 설정된 값 이상이면 HPPL 속도를 저속으로 출력하는 단계와, 그리고, 상기 계산된 잡음신호의 레벨이 기 설정된 값 이하이면 상기 HPLL 속도를 고속으로 출력하는 단계를 포함하여 이루어지는데 그 특징이 있다.In addition, the HPLL speed control method of the image display apparatus according to the present invention for achieving the above object, the step of calculating the level of the noise signal from the image signal input from the outside, and the level of the calculated noise signal And outputting the HPPL speed at a low speed if the value is equal to or greater than the preset value, and outputting the HPLL speed at a high speed if the calculated noise signal level is less than or equal to the preset value.
이하, 첨부된 도면을 참조하여 본 발명에 따른 영상표시장치의 HPLL 속도 제어장치 및 그 방법을 설명하면 다음과 같다.Hereinafter, an HPLL speed control apparatus and method thereof of an image display device according to the present invention will be described with reference to the accompanying drawings.
도 4는 본 발명에 따른 영상표시장치의 수평 트레킹부의 구성을 도시한 것으로, 이를 참조하여 본 발명에 따른 영상표시장치의 HPLL 속도 제어장치를 설명하면 다음과 같다.4 illustrates a configuration of a horizontal tracking unit of an image display apparatus according to the present invention. Referring to this, the HPLL speed control apparatus of the image display apparatus according to the present invention will be described below.
본 발명에 따른 영상표시장치의 HPLL 속도 제어장치는 상술한 종래 기술과 그 구성이 유사하나, 상기 수평 트레킹부(10)의 상세한 구성 및 그 동작이 상이하다.The HPLL speed control apparatus of the image display apparatus according to the present invention is similar in configuration to the above-described prior art, but the detailed configuration and operation of the horizontal tracking unit 10 are different.
본 발명에서, 상기 수평 트레킹부(10)는 상기 영상신호의 동기신호 및 클럭신호를 입력받아 위상 에러를 발생하기 위한 비교기(100)와, 상기 영상신호를 입력받아 상기 영상신호의 수평 라인 단위로 영상신호 에너지 레벨을 계산하기 위한 영상신호 계산부(130)와, 상기 영상신호의 블랭킹 구간의 신호 에너지 레벨을 계산하기 위한 잡음신호 계산부(140)와, 상기 영상신호 및 잡음신호 계산부(130, 140)를 통해 계산된 상기 영상신호 및 블랭킹 구간 신호의 에너지 레벨을 비교하여 상기 비교치에 따라 HPLL 속도 제어신호를 출력하기 위한 제어부(150)와, 상기 비교기(100)에서 출력된 위상 에러 및 상기 제어부(150)에서 출력된 HPLL 속도 제어신호를 입력받아 소정의 연산을 통해 에러 값을 출력하기 위한 필터(110)와, 상기 필터(110)에서 출력된 에러 값에 기 설정된 기본 주파수를 가산하여 최종 주파수를 출력하기 위한 가산기(120)를 포함하여 구성된다.In the present invention, the horizontal tracking unit 10 is a comparator 100 for generating a phase error by receiving the synchronization signal and the clock signal of the video signal, and receives the video signal in the horizontal line unit of the video signal An image signal calculator 130 for calculating an image signal energy level, a noise signal calculator 140 for calculating a signal energy level of a blanking section of the image signal, and the image signal and noise signal calculator 130 And a phase error output from the comparator 100, a controller 150 for comparing the energy levels of the image signal and the blanking interval signal calculated through the step 140, and outputting an HPLL speed control signal according to the comparison value. A filter 110 for receiving an HPLL speed control signal output from the controller 150 and outputting an error value through a predetermined operation, and a preset value set to an error value output from the filter 110. And an adder 120 for adding the present frequency to output the final frequency.
상세히 설명하면, 먼저 상기 비교기(100)는 외부에서 입력되는 영상신호의 동기신호 및 클럭신호를 입력받아 상기 동기신호 입력시 상기 클럭신호에 의해 카운트되는 카운트 값을 비교한 후, 위상 에러를 발생한다.In detail, first, the comparator 100 receives a synchronization signal and a clock signal of an externally input image signal, compares a count value counted by the clock signal when the synchronization signal is input, and then generates a phase error. .
예를 들어, 27㎒(대략 37㎱의 주기를 가짐)의 클럭신호을 사용할 때, NTSC 방식 영상신호의 경우 1716 주기로 하나의 수평라인이 구성되므로(37㎱ * 1716 = 63.5㎲) 상기 동기신호가 발생한 지점에서 1716을 뺀 값이 상기 위상 에러라 할 수 있다.For example, when using a clock signal of 27 MHz (approximately 37 kHz), since the horizontal signal is composed of 1716 cycles for the NTSC video signal (37 kHz * 1716 = 63.5 kHz), the synchronization signal is generated. The value minus 1716 can be referred to as the phase error.
그리고, 외부로부터 입력되는 상기 영상신호의 종류와 상관없이, 상기 영상신호 및 잡음신호 계산부(130, 140)는 상기 영상신호를 각각 입력받아 상기 영상신호 계산부(130)는 수평라인 단위로 상기 영상신호의 에너지 레벨을 계산하고, 상기 잡음신호 계산부(140)는 상기 영상신호의 블랭킹(Blanking) 구간 신호의 에너지 레벨을 계산한다.In addition, regardless of the type of the video signal input from the outside, the video signal and noise signal calculators 130 and 140 receive the video signal, respectively, and the video signal calculator 130 is the horizontal line unit. The energy level of the video signal is calculated, and the noise signal calculator 140 calculates the energy level of a blanking section signal of the video signal.
상기 계산된 영상신호 및 블랭킹 구간 신호의 에너지 레벨은 상기 제어부(150)에 입력되고 상기 제어부(150)는 상기 영상신호 및 블랭킹 구간 신호의 에너지 레벨 차에 따라 상기 HPLL 제어신호를 상기 필터(110)로 출력한다.The calculated energy levels of the video signal and the blanking section signal are input to the controller 150, and the controller 150 controls the HPLL control signal according to the energy level difference between the video signal and the blanking section signal. Will output
또는, 상기 영상신호의 블랭킹 구간에는 영상의 크기 정보가 포함되어 있지 않기 때문에 상기 영상신호의 에너지 레벨과 상기 블랭킹 구간 신호의 에너지 레벨과의 비교 없이 상기 블랭킹 구간 신호의 에너지 레벨만으로 상기 HPLL 제어신호를 출력 가능하다.Alternatively, since the size information of the image is not included in the blanking section of the video signal, the HPLL control signal may be obtained using only the energy level of the blanking section signal without comparing the energy level of the video signal with the energy level of the blanking section signal. Output is possible.
이어서, 상기 필터(110)는 상기 비교기(100)로부터 상기 위상에러를 입력받고 상기 제어부(150)로부터 상기 HPLL 제어신호를 입력받아 상기 위상에러 및 HPLL 제어신호의 소정 연산을 통해 에러 값을 출력한다.Subsequently, the filter 110 receives the phase error from the comparator 100, receives the HPLL control signal from the controller 150, and outputs an error value through a predetermined operation of the phase error and the HPLL control signal. .
그리고, 상기 가산기(120)는 상기 필터(110)로부터 에러 값을 입력받아 상기 에러 값에 기본 주파수 값을 가산한 후 최종 주파수 값을 출력한다.The adder 120 receives an error value from the filter 110, adds a fundamental frequency value to the error value, and outputs a final frequency value.
즉, 본 발명은 영상신호의 종류와는 상관없이 상기 영상신호와 블랭킹 구간 신호와의 에너지 레벨 차 또는 블랭킹 구간 신호의 에너지 레벨 값을 통해 상기 수평동기용 HPLL 속도를 제어한다.That is, the present invention controls the horizontal synchronous HPLL speed through the energy level difference between the video signal and the blanking section signal or the energy level value of the blanking section signal regardless of the type of the video signal.
상기와 같이 동작하는 본 발명의 HPLL 속도 제어장치에 따른 HPLL 속도 제어방법을 설명하면 다음과 같다.Referring to the HPLL speed control method according to the HPLL speed control device of the present invention operating as described above are as follows.
도 5에 도시한 바와 같이, 먼저, 외부로부터 영상신호를 입력받아 상기 입력된 영상신호의 수평라인 단위의 영상신호 에너지 레벨을 계산하고(S100), 상기 영상신호의 블랭킹 구간 신호 에너지 레벨을 계산한다(S110).As shown in FIG. 5, first, an image signal is received from the outside to calculate an image signal energy level in units of horizontal lines of the input image signal (S100), and a blanking interval signal energy level of the image signal is calculated. (S110).
이어서, 상기 계산된 수평라인 단위의 영상신호 에너지 레벨과 상기 계산된 블랭킹 구간 신호의 에너지 레벨을 비교 판단한다(S120).Subsequently, the image signal energy level in the horizontal line unit is compared with the calculated energy level of the blanking section signal (S120).
상기 판단결과(S120), 상기 수평라인 단위의 영상신호가 상기 블랭킹 구간 신호의 에너지 레벨보다 크면 상기 HPLL 속도를 빠르게 출력한다(S130).As a result of the determination (S120), when the video signal in units of the horizontal line is greater than the energy level of the blanking section signal, the HPLL speed is quickly output (S130).
한편, 상기 판단결과(S130) 상기 수평라인 단위의 영상신호가 상기 블랭킹 구간 신호의 에너지 레벨보다 작으면 상기 HPLL 속도를 느리게 출력한다(S140).On the other hand, if the image signal of the horizontal line unit is smaller than the energy level of the blanking interval signal (S130), the HPLL speed is output slowly (S140).
따라서, 상기 영상신호를 입력받아 수평라인 단위의 영상신호 에너지 레벨과 블랭킹 구간 신호의 에너지 레벨을 비교하여 상기 HPLL 속도를 제어한다. 즉, 상기 블랭킹 구간 신호의 에너지 레벨을 판단하여 이를 잡음신호로 간주함으로서 이를 상기 수평라인 단위의 영상신호와 비교하여 상기 HPLL 속도를 제어한다.Therefore, the HPLL speed is controlled by receiving the video signal by comparing the energy level of the video signal energy level of the horizontal line unit and the energy level of the blanking section signal. That is, by determining the energy level of the blanking section signal and considering it as a noise signal, the HPLL speed is controlled by comparing it with the video signal of the horizontal line unit.
상술한 HPLL 속도 제어방법 외에 또 다른 실시예를 설명하면 다음과 같다.Another embodiment in addition to the HPLL speed control method described above is as follows.
도 6에 도시한 바와 같이, 상기 블랭킹 구간 신호를 잡음신호로 간주하므로 상기 블랭킹 구간 신호 에너지 레벨만을 계산하여 상기 계산된 블랭킹 구간 신호의 에너지 레벨에 따라 상기 HPLL 속도를 제어한다.As shown in FIG. 6, since the blanking section signal is regarded as a noise signal, only the blanking section signal energy level is calculated to control the HPLL speed according to the calculated energy level of the blanking section signal.
상세히 설명하면, 외부로부터 영상신호를 입력받아 상기 입력된 영상신호의 블랭킹 구간 신호의 에너지 레벨을 계산한다(S200).In detail, the energy level of the blanking section signal of the input video signal is calculated by receiving the video signal from the outside (S200).
그리고, 상기 계산된 블랭킹 구간 신호의 에너지 레벨이 기 설정된 기준 값 이상인지 판단한다(S210).In operation S210, it is determined whether the calculated energy level of the blanking interval signal is greater than or equal to a preset reference value.
상기 판단결과(S210), 상기 블랭킹 구간 신호의 에너지 레벨이 상기 기준 값 이상이면 상기 HPLL 속도를 느리게 출력한다(S220).As a result of the determination (S210), when the energy level of the blanking interval signal is greater than or equal to the reference value, the HPLL speed is output slowly (S220).
한편, 상기 판단결과(S210), 상기 블랭킹 구간 신호의 에너지 레벨이 상기 기준 값 이하이면 상기 HPLL 속도를 빠르게 출력한다(S230).On the other hand, if the energy level of the blanking interval signal is less than the reference value (S210), the HPLL speed is quickly output (S230).
따라서, 외부에서 입력되는 영상신호의 블랭킹 구간 신호 레벨에 따라 상기 HPLL 속도를 제어한다.Therefore, the HPLL speed is controlled according to the blanking section signal level of the video signal input from the outside.
이상에서 설명한 영상표시장치의 HPLL 속도 제어장치 및 그 방법은 영상신호로부터 잡음신호 레벨을 감지하고 상기 감지된 잡음신호의 레벨에 따라 HPLL 속도를 제어함으로서 지터 또는 영상왜곡 등의 이상현상을 방지하여 영상표시장치의 시스템 안정성 및 화질을 향상시킬 수 있다.The above-described HPLL speed control device and method of the image display device detect an noise signal level from an image signal and control the HPLL speed according to the detected noise signal level to prevent abnormalities such as jitter or image distortion, thereby preventing the image. The system stability and image quality of the display device can be improved.
이상에서 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0063079A KR100425107B1 (en) | 2001-10-12 | 2001-10-12 | Apparatus and Method for Controlling HPLL of Display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0063079A KR100425107B1 (en) | 2001-10-12 | 2001-10-12 | Apparatus and Method for Controlling HPLL of Display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030030730A KR20030030730A (en) | 2003-04-18 |
| KR100425107B1 true KR100425107B1 (en) | 2004-03-30 |
Family
ID=29564452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0063079A KR100425107B1 (en) | 2001-10-12 | 2001-10-12 | Apparatus and Method for Controlling HPLL of Display |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100425107B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101039006B1 (en) | 2004-06-21 | 2011-06-07 | 삼성전자주식회사 | Method and apparatus for extracting sync signal at analog video signal |
| KR101108046B1 (en) * | 2004-10-12 | 2012-01-25 | 엘지전자 주식회사 | Method and apparatus of controlling pll |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5335074A (en) * | 1993-02-08 | 1994-08-02 | Panasonic Technologies, Inc. | Phase locked loop synchronizer for a resampling system having incompatible input and output sample rates |
| WO1995034987A1 (en) * | 1994-06-10 | 1995-12-21 | Philips Electronics N.V. | Synchronizing arrangement and method |
| KR960006486A (en) * | 1994-07-30 | 1996-02-23 | 김광호 | Clock generator |
| US5831683A (en) * | 1996-02-29 | 1998-11-03 | Sony Corporation | Clock signal generating apparatus and clock signal generating method |
| KR19980078730A (en) * | 1997-04-29 | 1998-11-25 | 배순훈 | TV system clock generator and its method |
| KR20000010316A (en) * | 1998-07-31 | 2000-02-15 | 윤종용 | Phase fixing loop for horizontal synchronization |
| JP2000057727A (en) * | 1998-08-10 | 2000-02-25 | Asahi Glass Co Ltd | Mounting structure of hard disk for magnetic recording |
-
2001
- 2001-10-12 KR KR10-2001-0063079A patent/KR100425107B1/en not_active IP Right Cessation
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5335074A (en) * | 1993-02-08 | 1994-08-02 | Panasonic Technologies, Inc. | Phase locked loop synchronizer for a resampling system having incompatible input and output sample rates |
| WO1995034987A1 (en) * | 1994-06-10 | 1995-12-21 | Philips Electronics N.V. | Synchronizing arrangement and method |
| KR960006486A (en) * | 1994-07-30 | 1996-02-23 | 김광호 | Clock generator |
| US5831683A (en) * | 1996-02-29 | 1998-11-03 | Sony Corporation | Clock signal generating apparatus and clock signal generating method |
| KR19980078730A (en) * | 1997-04-29 | 1998-11-25 | 배순훈 | TV system clock generator and its method |
| KR20000010316A (en) * | 1998-07-31 | 2000-02-15 | 윤종용 | Phase fixing loop for horizontal synchronization |
| JP2000057727A (en) * | 1998-08-10 | 2000-02-25 | Asahi Glass Co Ltd | Mounting structure of hard disk for magnetic recording |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030030730A (en) | 2003-04-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0177731B1 (en) | Method for controlling digital phase synchronization loop for network sync. | |
| US6704009B2 (en) | Image display | |
| KR100425107B1 (en) | Apparatus and Method for Controlling HPLL of Display | |
| JPH09182100A (en) | Pll circuit | |
| US6222590B1 (en) | Phase-locked loop circuit | |
| JP3250151B2 (en) | Jitter suppression circuit | |
| KR100360958B1 (en) | HOUT position control circuit and multisync monitor | |
| JP4757690B2 (en) | PLL system and in-vehicle television system | |
| KR100363098B1 (en) | Apparatus and method for detecting video cassette recorder signals | |
| JP2003198874A (en) | System clock generating circuit | |
| US5376974A (en) | Phase-locked looped synchronous video detector circuit | |
| JPS60107911A (en) | Channel selecting device | |
| KR100190005B1 (en) | Digital sync. correction method for on screen display | |
| JP2001333439A (en) | Overmodulation detection circuit | |
| US5631708A (en) | Automatic phase control apparatus | |
| JPH11259033A (en) | Video display device | |
| KR100195086B1 (en) | Synthesizer circuit of phase locked loop frequency | |
| JPH09107286A (en) | Pll circuit | |
| KR20000010316A (en) | Phase fixing loop for horizontal synchronization | |
| JPH1169263A (en) | Vertical blanking generating circuit | |
| JP3512584B2 (en) | PLL circuit and synchronous signal multiplying circuit | |
| KR0180951B1 (en) | Method for achieving in the auto fine tuning | |
| JP3875252B2 (en) | Horizontal synchronization stabilizer | |
| JP4055428B2 (en) | Video signal processing clock generation circuit | |
| JPH08125529A (en) | Pll circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20091230 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |