KR100422354B1 - Test circuit for semiconductor device - Google Patents
Test circuit for semiconductor device Download PDFInfo
- Publication number
- KR100422354B1 KR100422354B1 KR10-2001-0051279A KR20010051279A KR100422354B1 KR 100422354 B1 KR100422354 B1 KR 100422354B1 KR 20010051279 A KR20010051279 A KR 20010051279A KR 100422354 B1 KR100422354 B1 KR 100422354B1
- Authority
- KR
- South Korea
- Prior art keywords
- circuit
- clock signal
- internal clock
- circuit unit
- multiplexer
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
본 발명은 순차 논리 셀의 동작 및 최대 동작 주파수를 측정하기 위한 반도체 장치의 테스트 회로에 관한 것으로, 칩 외부에서 내부 회로로 클럭신호를 인가하지 않고 칩 내부에서 클럭신호를 생성하여 인가하므로써, 칩 외부에서 내부 회로로 클럭신호인가시 발생하는 리드프레임의 영향을 받지 않고 순차논리 셀 자체의 순수한 최대 동작 주파수를 측정할 수 있는 반도체 장치의 테스트 회로를 제공하는데 목적이 있다. 이를 위한 본 발명에 의한 반도체 장치의 테스트 회로는 반도체 장치의 순차 논리 셀의 동작 및 최대 동작 주파수를 측정하기 위한 테스트 회로에 있어서, 테스트 칩 외부에서 수신된 클럭신호를 수신하여 주파수가 다른 다수개의 내부클럭신호를 발생하는 링 오실레이터부와, 상기 링 오실레이터 회로부에서 발생된 다수개의 내부클럭신호를 수신하여 이중 하나를 선택하여 출력하는 제 1 멀티플렉서 회로부와, 상기 제 1 멀티플렉서 회로부에서 수신된 내부클럭신호를 이용하여 셀의 동작 및 최대 동작 주파수를 측정하는 피측정 회로부를 구비한 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test circuit of a semiconductor device for measuring the operation and maximum operating frequency of a sequential logic cell. The present invention relates to an external circuit by generating and applying a clock signal from inside the chip without applying the clock signal from the outside to the internal circuit. It is an object of the present invention to provide a test circuit of a semiconductor device capable of measuring the pure maximum operating frequency of a sequential logic cell itself without being affected by a lead frame generated when a clock signal is applied to an internal circuit. The test circuit of the semiconductor device according to the present invention is a test circuit for measuring the operation and the maximum operating frequency of the sequential logic cells of the semiconductor device, a plurality of internal receiving the clock signal received from the outside of the test chip different in frequency A ring oscillator unit for generating a clock signal, a first multiplexer circuit unit for receiving and outputting a plurality of internal clock signals generated by the ring oscillator circuit unit, and an internal clock signal received by the first multiplexer circuit unit And a circuit under test for measuring the operation and maximum operating frequency of the cell.
Description
본 발명은 순차 논리 셀의 동작 및 최대 동작 주파수를 측정하기 위한 반도체 장치의 테스트 회로에 관한 것으로, 특히 순차논리 셀 자체의 순수한 최대 동작 주파수를 측정하기 위하여 칩 외부에서 클럭신호를 인가하지 않고 칩 내부에서 클럭신호를 생성하여 인가하도록 한 테스트 회로에 관한 것이다.The present invention relates to a test circuit of a semiconductor device for measuring the operation and maximum operating frequency of a sequential logic cell, and in particular, without applying a clock signal from outside the chip to measure the pure maximum operating frequency of the sequential logic cell itself. The present invention relates to a test circuit for generating and applying a clock signal at.
라이브러리 셀에 기초하여 설계 제작한 ASIC의 동작주파수, 칩의 면적, 전력 소모와 같은 성능은 사용한 셀의 성능에 좌우된다.Performance such as operating frequency, chip area, and power consumption of ASICs designed and built on library cells depends on the performance of the cells used.
설계자에게 정확한 셀의 특성을 제공함으로써 설계자는 이를 바탕으로 예측된 성능을 낼수 있게된다. 따라서, 셀 라이브러리의 특성을 시험할 수 있는 테스트칩의 제작이 필요하다. 그중에서 순차 논리 셀의 동작 주파수를 측정하기위한 방법으로 현재까지는 테스트 칩을 제작하고 테스트하는 과정에서 칩의 외부에서 클럭신호를 인가하는 방법을 사용하였다.By providing the designer with the correct cell characteristics, the designer can achieve the predicted performance based on this. Therefore, it is necessary to manufacture a test chip that can test the characteristics of the cell library. Among them, as a method for measuring the operating frequency of sequential logic cells, a method of applying a clock signal from the outside of the chip has been used in the process of manufacturing and testing a test chip.
도 1은 종래 기술에 따른 반도체 장치의 테스트 회로를 블록도로 나타낸 것이다. 도시된 바와 같이, 종래의 테스트 회로(2)는 테스트칩(1) 외부에서 외부클럭을 수신받아 동작하도록 구성되어 있다.1 is a block diagram illustrating a test circuit of a semiconductor device according to the prior art. As shown, the conventional test circuit 2 is configured to receive and operate an external clock from the outside of the test chip 1.
그러나, 상기 구성을 갖는 종래의 테스트 회로는 칩의 외부에서 클럭신호를 인가하게 되면 리드프레임(lead frame)등의 영향으로 클럭신호가 테스트회로에 입력되기 전에 왜곡이 발생하여 셀 자체의 순수한 최대 동작 주파수를 측정하는데 어려움이 있었다.However, in the conventional test circuit having the above configuration, when the clock signal is applied from the outside of the chip, distortion occurs before the clock signal is input to the test circuit due to the influence of a lead frame or the like, thus the pure maximum operation of the cell itself. There was a difficulty in measuring the frequency.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 칩 외부에서 내부 회로로 클럭신호를 인가하지 않고 칩 내부에서 클럭신호를 생성하여 인가하므로써, 칩 외부에서 내부 회로로 클럭신호인가시 발생하는 리드프레임의 영향을 받지 않고 순차논리 셀 자체의 순수한 최대 동작 주파수를 측정할 수 있는 반도체 장치의 테스트 회로를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to generate and apply a clock signal from the chip to the internal circuit without applying the clock signal from the chip to the internal circuit. The present invention provides a test circuit of a semiconductor device capable of measuring the pure maximum operating frequency of a sequential logic cell itself without being affected by a lead frame generated during application.
도 1은 종래 기술에 따른 반도체 장치의 테스트 회로의 블록도1 is a block diagram of a test circuit of a semiconductor device according to the prior art
도 2는 본 발명에 의한 반도체 장치의 테스트 회로의 구성도2 is a configuration diagram of a test circuit of a semiconductor device according to the present invention.
도 3은 도 2에 도시된 링 오실레이터 회로부중 21단의 링 오실레이터 회로를 나타낸 회로도FIG. 3 is a circuit diagram illustrating a ring oscillator circuit of 21 stages in the ring oscillator circuit portion shown in FIG. 2.
도 4a 및 도 4b는 도 2에 도시된 카운터 회로부의 회로도 및 동작 타이밍도4A and 4B are circuit diagrams and operation timing diagrams of the counter circuit portion shown in FIG.
도 4c는 도 4a에 도시된 제어 신호(S0-S2)와 출력 신호의 진리표FIG. 4C is a truth table of the control signals S0-S2 and the output signal shown in FIG. 4A
도 5a 및 도 5b는 도 2에 도시된 주파수 분주 회로부의 회로도 및 동작 타이밍도5A and 5B are a circuit diagram and an operation timing diagram of the frequency division circuit unit shown in FIG.
도 5c는 도 5a에 도시된 제어 신호(S0-S2)와 출력 신호의 진리표FIG. 5C is a truth table of the control signals S0-S2 and the output signal shown in FIG. 5A.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10 : 링 오실레이터부 11-18 : 링 오실레이터 회로부10: ring oscillator section 11-18: ring oscillator circuit section
20 : 멀티플렉서 회로부 30 : 피측정 회로부20: multiplexer circuit portion 30: circuit portion to be measured
31 : 카운터 회로부 32 : 주파수 분주 회로부31: counter circuit section 32: frequency division circuit section
33 : 멀티플렉서 회로부 41-48 : D 플립플롭 회로부33: multiplexer circuit section 41-48: D flip-flop circuit section
49 : 멀티플렉서 회로부 51-58 : D 플립플롭 회로부49: multiplexer circuit section 51-58: D flip-flop circuit section
59 : 멀티플렉서 회로부59: multiplexer circuit
상기 목적을 달성하기 위한 본 발명에 의한 반도체 장치의 테스트 회로는 반도체 장치의 순차 논리 셀의 동작 및 최대 동작 주파수를 측정하기 위한 테스트 회로에 있어서, 테스트 칩 외부에서 수신된 클럭신호를 수신하여 주파수가 다른 다수개의 내부클럭신호를 발생하는 링 오실레이터부와, 상기 링 오실레이터 회로부에서 발생된 다수개의 내부클럭신호를 수신하여 이중 하나를 선택하여 출력하는 제 1 멀티플렉서 회로부와, 상기 제 1 멀티플렉서 회로부에서 수신된 내부클럭신호를 이용하여 셀의 동작 및 최대 동작 주파수를 측정하는 피측정 회로부를 구비한 것을 특징으로 한다.The test circuit of the semiconductor device according to the present invention for achieving the above object is a test circuit for measuring the operation and the maximum operating frequency of the sequential logic cells of the semiconductor device, the frequency is received by receiving a clock signal received outside the test chip A ring oscillator unit for generating a plurality of internal clock signals, a first multiplexer circuit unit for receiving and outputting a plurality of internal clock signals generated by the ring oscillator circuit unit, and a first multiplexer circuit unit And a circuit to be measured for measuring the operation and maximum operating frequency of the cell using an internal clock signal.
상기 피측정 회로부는 상기 제 1 멀티플렉서 회로부로부터 수신된 내부클럭신호와 외부로부터 수신된 클럭신호를 수신하여 2N배의 주파수를 갖는 신호를 발생하는 카운터 회로부와, 상기 제 1 멀티플렉서 회로부로부터 수신된 내부클럭신호를수신하여 2N배 분주된 신호를 발생하는 주파수 분주 회로부와, 상기 카운터 회로부의 출력 신호와 상기 주파수 분주 회로부의 출력 신호 중 하나를 선택하여 출력하는 제 2 멀티플렉서 회로부를 구비한 것을 특징으로 한다.The circuit to be measured may include a counter circuit unit configured to receive an internal clock signal received from the first multiplexer circuit unit and a clock signal received from the outside to generate a signal having a frequency of 2N times, and an internal clock received from the first multiplexer circuit unit. And a second multiplexer circuit section for selecting and outputting one of an output signal of the counter circuit section and an output signal of the frequency division circuit section to receive a signal and generate a signal divided by 2 N times. .
상기 카운터 회로부는 상기 제 1 멀티플렉서 회로부로부터 내부클럭신호를 수신하며 직렬 연결된 다수개의 플립플롭들과, 상기 다수개의 플립플롭들의 출력 신호를 수신하여 이중 한개의 신호를 제어 신호에 의해 선택하여 출력하는 제 3 멀티플렉서 회로부로 구성된 것을 특징으로 한다.The counter circuit unit receives an internal clock signal from the first multiplexer circuit unit and receives a plurality of flip-flops connected in series and output signals of the plurality of flip-flops, and selects and outputs one of the signals by a control signal. It is characterized by consisting of three multiplexer circuit portion.
상기 주파수 분주 회로부는 상기 제 1 멀티플렉서 회로부로부터 내부클럭신호를 수신하며 직렬 연결된 다수개의 플립플롭들과, 상기 다수개의 플립플롭들의 출력 신호를 수신하여 이중 한개의 신호를 제어 신호에 의해 선택하여 출력하는 제 4 멀티플렉서 회로부로 구성된 것을 특징으로 한다.The frequency division circuit unit receives an internal clock signal from the first multiplexer circuit unit and receives a plurality of flip-flops connected in series and output signals of the plurality of flip-flops, and selects and outputs one of the signals by a control signal. And a fourth multiplexer circuit portion.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.
도 2는 본 발명에 의한 반도체 장치의 테스트 회로의 구성도로서, 링 오실레이터부(10), 멀티플렉서부(20), 피측정 회로부(30)로 구성된다.FIG. 2 is a configuration diagram of a test circuit of a semiconductor device according to the present invention, and includes a ring oscillator unit 10, a multiplexer unit 20, and a circuit under test 30.
상기 링 오실레이터부(10)는 다수개의 링 오실레이터 회로부(11-18)로 구성되며, 외부에서 수신된 외부클럭신호(CLR)를 수신하여 피측정 회로부(30)에서 사용될 내부클럭신호를 생성한다.The ring oscillator unit 10 is composed of a plurality of ring oscillator circuits 11-18, and receives an external clock signal CLR received from the outside to generate an internal clock signal to be used in the circuit unit 30 to be measured.
일반 실험실의 계측장비로 100MHz 까지의 다양한 클럭신호를 만들기가 어렵기 때문에 인버터를 이용하여 5단, 11단, 21단, 31단, 41단, 61단, 121단 및 437단의 제 1 내지 제 8 링 오실레이터 회로부(11-18)를 구성하여 다수개의 내부클럭신호를 발생한다.Since it is difficult to make various clock signals up to 100MHz with general laboratory measurement equipment, the first to the fifth stages, 11 stages, 21 stages, 31 stages, 41 stages, 61 stages, 121 stages, and 437 stages using inverters are used. An eight ring oscillator circuit section 11-18 is configured to generate a plurality of internal clock signals.
상기 멀티플렉서 회로부(20)는 상기 제 1 내지 제 8 링 오실레이터 회로부(11-18)에서 발생된 다수개의 내부클럭신호를 수신하여 이중 하나를 선택하여 출력한다.The multiplexer circuit 20 receives a plurality of internal clock signals generated by the first to eighth ring oscillator circuits 11-18 and selects one of them and outputs one of them.
상기 피측정 회로부(30)는 상기 멀티플렉서 회로부(20)에서 수신된 내부클럭신호를 이용하여 셀의 동작 및 최대 동작 주파수를 측정한다. 상기 피측정 회로부(30)는 상기 멀티플렉서 회로부(20)로부터 수신된 내부클럭신호와 외부로부터 수신된 외부클럭신호(CLR)를 수신하여 2N배의 주파수를 갖는 신호를 발생하는 카운터 회로부(31)와, 상기 멀티플렉서 회로부(20)로부터 수신된 내부클럭신호를 수신하여 2N배 분주된 신호를 발생하는 주파수 분주 회로부(32)와, 상기 카운터 회로부(31)의 출력 신호와 상기 주파수 분주 회로부(32)의 출력 신호 중 하나를 선택하여 출력하는 멀티플렉서 회로부(33)로 구성된다.The circuit to be measured 30 measures an operation and a maximum operating frequency of a cell by using an internal clock signal received by the multiplexer circuit 20. The circuit under test unit 30 receives an internal clock signal received from the multiplexer circuit unit 20 and an external clock signal CLR received from the outside to generate a signal having a frequency of 2N times, and A frequency division circuit unit 32 for receiving an internal clock signal received from the multiplexer circuit unit 20 and generating a signal divided by 2 N times; an output signal of the counter circuit unit 31 and the frequency division circuit unit 32; The multiplexer circuit unit 33 selects and outputs one of the output signals.
상기 링 오실레이터부(10)에서 생성된 다수개의 내부클럭신호는 상기 멀티플렉서 회로부(20)에 의해 한개가 선택되어 피측정 회로부(30)의 클럭신호로 사용된다. 상기 피측정 회로부(30)는 상기 멀티플렉서 회로부(20)에서 수신된 클럭신호를 사용하여 셀의 동작 및 최대 동작 주파수를 측정한다. 이때, 하나의 셀의 동작확인을 위해서는 회로가 그 셀만으로 이루어지는 것이 좋다. 따라서, 상기 피측정 회로부(30)는 구성이 간단한 카운터 회로부(31)와 주파수 분주 회로부(32)의 두가지 회로를 사용하였다.A plurality of internal clock signals generated by the ring oscillator unit 10 are selected by the multiplexer circuit unit 20 and used as a clock signal of the circuit unit 30 to be measured. The circuit to be measured 30 measures the operation and maximum operating frequency of a cell using the clock signal received from the multiplexer circuit 20. At this time, for the operation check of one cell, the circuit is preferably composed of only that cell. Therefore, the circuit to be measured 30 uses two circuits, the counter circuit 31 and the frequency division circuit 32 having a simple configuration.
상기 카운터 회로부(31)는 N개의 플립플롭을 사용하여 카운터를 구성하였을 경우 모든 플립플롭의 출력이 입력된 클럭 신호의 2N배의 주파수를 가지고 출력되며, 상기 주파수 분주 회로부(32)는 입력의 주파수가 한단 전파할 때마다 분주되므로 N개의 플립플롭으로 구성된 주파수 분주회로의 출력은 입력 신호가 2n배 분주되어 출력된다.When the counter circuit 31 is configured using N flip-flops, the outputs of all the flip-flops are output with a frequency of 2 N times the input clock signal, and the frequency division circuit 32 is the frequency of the input. Since is divided each time one propagates, the output of the frequency divider circuit consisting of N flip-flops is divided by 2 n times and outputted.
상기와 같이 두가지 테스트 회로를 구성하여 카운터 블록을 만든 뒤 링 오실레이터부에서 생성된 내부클럭신호를 받아들이게 된다. 이렇게하여 테스트 회로의 출력을 계측장비(오실로스코프)를 통하여 관측하면 셀의 최대 동작주파수를 알수 있다.As described above, two test circuits are configured to form a counter block and to receive an internal clock signal generated by the ring oscillator unit. In this way, if the output of the test circuit is observed through the measurement equipment (oscilloscope), the maximum operating frequency of the cell can be known.
도 3은 도 2에 도시된 링 오실레이터 회로부(10) 중 21단의 링 오실레이터 회로를 나타낸 회로도로서, 1개의 NAND 게이트(G1)와, 직렬로 연결된 20개의 인버터(G2-G21)로 구성된다.FIG. 3 is a circuit diagram showing a 21-stage ring oscillator circuit of the ring oscillator circuit section 10 shown in FIG. 2, which includes one NAND gate G1 and 20 inverters G2-G21 connected in series.
본 발명에서 사용된 21단의 링 오실레이터 회로는 외부로부터 수신된 외부클럭신호와 노드(Nd3)의 신호를 수신하는 NAND 게이트(G1)와, 상기 NAND 게이트(G1)의 출력 노드(Nd1)와 출력 단자(Nd2) 사이에 직렬로 연결된 10개의 인버터(G2-G11)와, 상기 출력 단자(Nd2)와 상기 노드(Nd3) 사이에 직렬로 연결된 10개의인버터(G12-G21)로 구성된다.The 21-stage ring oscillator circuit used in the present invention includes a NAND gate G1 that receives an external clock signal and a signal of the node Nd3 received from the outside, and an output node Nd1 and an output of the NAND gate G1. 10 inverters G2-G11 connected in series between the terminals Nd2, and 10 inverters G12-G21 connected in series between the output terminal Nd2 and the node Nd3.
도 4a는 도 2에 도시된 카운터 회로부(31)의 회로도로서, 8개의 D 플립플롭(41-48)과 1개의 멀티플렉서 회로부(49)로 구성된다. 상기 멀티플렉서 회로부(49)는 제어 신호(S0-S2)에 의해 상기 8개의 D 플립플롭(41-48)에서 출력된 신호 중 하나를 선택하여 출력한다.FIG. 4A is a circuit diagram of the counter circuit section 31 shown in FIG. 2, and is composed of eight D flip-flops 41-48 and one multiplexer circuit section 49. As shown in FIG. The multiplexer circuit unit 49 selects and outputs one of the signals output from the eight D flip-flops 41-48 by the control signals S0-S2.
도 4b는 도 4a의 카운터 회로부(31)의 동작 타이밍도이고, 도 4c는 멀티플렉서 회로부(49)로 인가되는 제어 신호(S0-S2)와 출력 신호의 진리표이다.4B is an operation timing diagram of the counter circuit section 31 of FIG. 4A, and FIG. 4C is a truth table of the control signals S0-S2 and the output signal applied to the multiplexer circuit section 49. FIG.
도 5a는 도 2에 도시된 주파수 분주 회로부(32)의 회로도로서, 8개의 D 플립플롭(51-58)과 1개의 멀티플렉서 회로부(59)로 구성된다. 상기 멀티플렉서 회로부(59)는 제어 신호(S0-S2)에 의해 상기 8개의 D 플립플롭(51-58)에서 출력된 신호 중 하나를 선택하여 출력한다.FIG. 5A is a circuit diagram of the frequency division circuit section 32 shown in FIG. 2, and is composed of eight D flip-flops 51-58 and one multiplexer circuit section 59. As shown in FIG. The multiplexer circuit 59 selects and outputs one of the signals output from the eight D flip-flops 51-58 by a control signal S0-S2.
도 5b는 도 5a의 주파수 분주 회로부(32)의 동작 타이밍도이고, 도 5c는 멀티플렉서 회로부(59)로 인가되는 제어 신호(S0-S2)와 출력 신호의 진리표이다.FIG. 5B is an operation timing diagram of the frequency division circuit portion 32 of FIG. 5A, and FIG. 5C is a truth table of the control signals S0-S2 and the output signal applied to the multiplexer circuit portion 59. FIG.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 장치의 테스트 회로에 의하면, 칩 외부에서 인가된 클럭신호를 사용하지 않고 칩 내부에서 생성된 클럭신호를 사용하므로서, 칩 외부에서 내부 회로로 클럭신호인가시 발생하는 리드프레임의 영향을 받지 않고 셀 자체의 순수한 최대 동작 주파수를 측정할 수 있다. 또한, 여러단의 링 오실레이터로부터 생성된 신호는 카운터 및 주파수 분주회로의 클럭신호로 사용하여 셀의 동작 및 셀의 최대 동작 주파수의 한계를 측정할 수 있다.As described above, according to the test circuit of the semiconductor memory device according to the present invention, the clock signal is applied from the outside of the chip to the internal circuit without using the clock signal applied from the outside of the chip. It is possible to measure the pure maximum operating frequency of the cell itself without being affected by the leadframe that occurs during the test. In addition, a signal generated from a plurality of ring oscillators may be used as a clock signal of a counter and a frequency divider circuit to measure the limits of cell operation and cell maximum operating frequency.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0051279A KR100422354B1 (en) | 2001-08-24 | 2001-08-24 | Test circuit for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0051279A KR100422354B1 (en) | 2001-08-24 | 2001-08-24 | Test circuit for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030017134A KR20030017134A (en) | 2003-03-03 |
| KR100422354B1 true KR100422354B1 (en) | 2004-03-11 |
Family
ID=27720711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0051279A KR100422354B1 (en) | 2001-08-24 | 2001-08-24 | Test circuit for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100422354B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100884983B1 (en) * | 2007-06-26 | 2009-02-23 | 주식회사 동부하이텍 | Measure apparatus for improving standard cell library |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06242188A (en) * | 1993-02-16 | 1994-09-02 | Mitsubishi Electric Corp | Semiconductor integrated circuit and its test method |
| KR970051236A (en) * | 1995-12-26 | 1997-07-29 | 김광호 | Cycle time measuring device of semiconductor memory device |
| KR19990053199A (en) * | 1997-12-23 | 1999-07-15 | 김영환 | High-Speed Synchronous Memory Devices for Testing |
| KR19990072870A (en) * | 1998-02-24 | 1999-09-27 | 마츠시타 덴끼 산교 가부시키가이샤 | Semiconductor integrated circuit |
| KR20010011641A (en) * | 1999-07-29 | 2001-02-15 | 김영환 | internal clock generating device for testing |
| KR20010045334A (en) * | 1999-11-04 | 2001-06-05 | 윤종용 | Apparatus for testing high speed clocking semiconductor device using low speed test equipment |
-
2001
- 2001-08-24 KR KR10-2001-0051279A patent/KR100422354B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06242188A (en) * | 1993-02-16 | 1994-09-02 | Mitsubishi Electric Corp | Semiconductor integrated circuit and its test method |
| KR970051236A (en) * | 1995-12-26 | 1997-07-29 | 김광호 | Cycle time measuring device of semiconductor memory device |
| KR19990053199A (en) * | 1997-12-23 | 1999-07-15 | 김영환 | High-Speed Synchronous Memory Devices for Testing |
| KR19990072870A (en) * | 1998-02-24 | 1999-09-27 | 마츠시타 덴끼 산교 가부시키가이샤 | Semiconductor integrated circuit |
| KR20010011641A (en) * | 1999-07-29 | 2001-02-15 | 김영환 | internal clock generating device for testing |
| KR20010045334A (en) * | 1999-11-04 | 2001-06-05 | 윤종용 | Apparatus for testing high speed clocking semiconductor device using low speed test equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030017134A (en) | 2003-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI548886B (en) | Aging detection circuit and method thereof | |
| CN111983423B (en) | Chip wiring delay built-in detection circuit and detection method | |
| JP3625400B2 (en) | Test circuit for variable delay element | |
| US8330548B2 (en) | Latched ring oscillator device for on-chip measurement of clock to output delay in a latch | |
| MXPA02008946A (en) | Controllable and testable oscillator apparatus for an integrated circuit. | |
| US6553545B1 (en) | Process parameter extraction | |
| US10951199B1 (en) | Timing data acquisition device that supports efficient set-up and hold time determination in synchronous systems | |
| KR100422354B1 (en) | Test circuit for semiconductor device | |
| US6879201B1 (en) | Glitchless pulse generator | |
| CN111812490B (en) | Method for testing signal transmission delay in FPGA chip | |
| CN116582111A (en) | Oscillation loop circuit and device and method for measuring reading time of time sequence circuit | |
| CN102565668B (en) | Testing fixture and method | |
| US6172544B1 (en) | Timing signal generation circuit for semiconductor test system | |
| KR900008788B1 (en) | Semiconductor integrated circuit device having testing circuit | |
| JP2006058152A (en) | Testing method for semiconductor device and testing circuit of semiconductor device | |
| US20080116937A1 (en) | Semiconductor integrated circuit | |
| KR102505721B1 (en) | Semiconductor Apparatus and Circuit for Measurement of Characteristic Therefor | |
| KR19990053199A (en) | High-Speed Synchronous Memory Devices for Testing | |
| US10911035B1 (en) | Fixed-width pulse generator | |
| KR100442202B1 (en) | Application specific integrated circuit to reduce test cost caused by high frequency test | |
| JP2007093476A (en) | Semiconductor integrated circuit | |
| US6674301B2 (en) | Method and system of evaluating PLL built-in circuit | |
| KR20020086250A (en) | Semiconductor integrated circuit | |
| KR20050051856A (en) | Semiconductor device having a scan chain for debugging and debugging method using the scan chain | |
| JP2856184B2 (en) | Test signal generation circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |