KR100414870B1 - 원자층 증착 방법을 이용한 캐패시터의 제조 방법 - Google Patents

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KR100414870B1 KR10-2001-0038780A KR20010038780A KR100414870B1 KR 100414870 B1 KR100414870 B1 KR 100414870B1 KR 20010038780 A KR20010038780 A KR 20010038780A KR 100414870 B1 KR100414870 B1 KR 100414870B1
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Abstract

본 발명은 플러그와 하부전극 사이의 확산방지막의 산화를 방지하면서 표면이 매끈하고 단차피복성이 우수한 캐패시터의 제조 방법에 관한 것으로, 본 발명의 캐패시터의 제조 방법은 원자층증착챔버내에서 금속유기소스와 환원성 반응가스를 플라즈마 반응시켜 금속하부전극을 증착하는 단계, 및 상기 금속하부전극상에 유전막과 상부전극을 순차적으로 증착하는 단계를 포함한다.

Description

원자층 증착 방법을 이용한 캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR USING ATOMIC LAYER DEPOSITION}
본 발명은 메모리 소자의 제조 방법에 관한 것으로서, 특히 확산방지막의 산화를 방지하고, 표면이 매끈하고 단차피복성이 우수한 금속막의 원자층 증착 방법 및 그를 이용한 캐패시터의 제조 방법에 관한 것이다.
최근에, 캐패시터의 정전용량을 증가시키기 위해 상하부전극(Top electrode/Bottom electrode)으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용한다.
그리고, 고집적 메모리 소자에서 상/하부 전극용 금속들을 균일하게 증착하기 위해 스퍼터링(Sputtering)법, 화학기상증착법(Chemical Vapor Deposition; CVD), 원자층증착법(Atomic Layer Deposition; ALD)을 적용한다.
먼저 스퍼터링법은 플라즈마 상태에서 아르곤 이온을 생성시키기 위해 고전압을 타겟에 인가한 상태에서 아르곤 등의 비활성가스를 진공챔버내로 주입시킨다. 이 때, 아르곤 이온들은 타겟의 표면에 스퍼터되고, 타겟의 원자들은 타겟의 표면으로부터 제거된다.
이러한 스퍼터링법에 의해 기판과 접착성이 우수한 고순도 박막을 형성할 수 있으나, 공정 차이를 갖는 고집적 박막을 스퍼터링법으로 증착하는 경우에는 전체 박막위에서 균일도를 확보하기가 매우 어려워 미세한 패턴을 위한 스퍼터링법의 적용에는 한계가 있다.
다음으로, 화학기상증착법(CVD)은 가장 널리 이용되는 증착 기술로서, 반응가스와 분해가스를 이용하여 요구되는 두께를 갖는 박막을 기판상에 증착한다.
화학기상증착법은 먼저 다양한 가스들을 반응챔버로 주입시키고, 열, 빛, 플라즈마와 같은 고에너지에 의해 유도된 가스들을 화학반응시키므로써 기판상에 요구되는 두께의 박막을 증착시킨다.
아울러, 화학기상증착법(CVD)에서는 반응에너지만큼 인가된 플라즈마 또는 가스들의 비(ratio) 및 량(amount)을 통해 반응조건을 제어하므로서 증착률을 증가시킨다.
그러나, 반응들이 빠르기 때문에 원자들의 열역학적(Thermaodynamic) 안정성을 제어하기 매우 어렵고, 박막의 물리적, 화학적 전기적특성을 저하시키는 문제가 있다.
마지막으로, 원자층 증착법(ALD)은 반응가스와 퍼지가스를 교대로 공급하여 원자층을 증착하기 위한 방법으로서, 이에 의해 형성된 박막은 고종횡비를 갖고 저압에서도 균일하며, 전기적 물리적 특성이 우수하다.
반도체 소자 제조시 원자층 증착법(ALD)은 반응물질을 챔버 내로 순차적으로 주입하고 제거하는 방식으로 반도체 기판상에 복수의 원자층을 순차적으로 증착하는 방법이다.
이러한 원자층증착법은 화학기상증착법(CVD)처럼 화학반응을 이용하는 증착법이지만 각각의 가스가 챔버 내에서 혼합되지 않고 한개씩 펄스로 흘려진다는 점에서 CVD 방법과 구별된다. 예컨데, A와 B 가스를 사용하는 경우, 먼저 A가스만을주입한다. 이 때, A가스 분자가 화학흡착(Chemical absorption)된다. 챔버에 잔류한 A가스는 아르곤이나 질소와 같은 비활성가스로 퍼지한다. 이후 B가스만을 주입하면, A가스와 B가스 사이의 반응은 화학흡착된 A가스가 있는 표면에서만 일어나 원자층(atomic layer)의 박막이 증착된다. 이때문에 어떠한 몰포로지(Morphology)를 가진 표면이라 해도 100%의 단차피복성(Step coverage)을 획득할 수있다. A가스 및 B가스의 반응 후 챔버에 잔존하는 B가스 및 반응부산물을 퍼지시킨다. 상기의 A 또는 B 가스를 유입시켜 원자층 증착을 반복함으로써 박막의 두께를 원자층 단위로 조절할 수 있게 된다. 다시 말하면, 원자층증착법에 의한 박막의 두께는 증착공정의 반복횟수와 밀접한 관계가 있다.
최근에는 DRAM 또는 FeRAM 등의 고집적 기억소자용 캐패시터의 상/하부전극으로 백금, 루테늄, 이리듐을 적용하기 위한 연구가 진행되고 있으며, 특히, 이들 금속막을 캐패시터의 상하부전극으로 이용하기 위해 단차피복성이 우수한 원자층 증착법을 적용하려는 연구가 진행되고 있다.
이러한 원자층증착법에 의해 종횡비가 큰 고집적 소자에서 단차피복성을 확보할 수 있다.
그러나, 원자층 증착을 위해서는 금속유기소스와 치환반응할만한 반응가스가 존재해야 하지만, 현재로서는 원자층 증착을 위한 금속유기소스와 반응가스가 존재하지 않는다.
도 1a 내지 도 1b는 종래기술에 따른 고밀도 캐패시터의 제조 방법을 간략히 도시한 도면이다.
도 1a에 도시된 바와 같이, 트랜지스터 및 비트라인(도시 생략)의 제조 공정이 완료된 반도체기판(11)상에 층간절연막(Inter Layer Dielectric; ILD)(12)을 형성한 다음, 감광막을 이용한 콘택마스크로 층간절연막(12)을 식각하여 반도체기판(11)이 노출되는 플러그 콘택홀을 형성한다. 계속해서, 플러그 콘택홀을 포함한 전면에 폴리실리콘을 증착한 후, 에치백 (Etchback) 또는 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정으로 플러그 콘택홀에 부분 매립되는 폴리실리콘 플러그(13)를 형성한다.
다음으로, 폴리실리콘플러그(13)상에 폴리실리콘플러그(13)와 하부전극간의 접촉저항을 개선시키는 티타늄실리사이드(14)를 형성한 후, 티타늄실리사이드(14)상에 하부전극으로부터 폴리실리콘플러그(13)로의 산소 확산을 방지하는 확산방지막으로서 티타늄나이트라이드(15)를 형성한다.
이 때, 티타늄실리사이드(14)는 티타늄을 증착한 후 열처리하여 형성되며, 티타늄나이트라이드(15)는 에치백이나 화학적기계적연마 공정을 통해 플러그용 콘택홀에 완전히 매립된다.
계속해서, 티타늄나이트라이드(15)를 포함한 층간절연막(12)상에 캐패시터산화막(16)을 형성한 후, 스토리지노드 마스크(도시 생략)로 캐패시터산화막(16)을 식각하여 하부전극이 형성될 영역(이하 '오목부'라 약칭함)(17)을 오픈시킨다.
도 1b에 도시된 바와 같이, 오픈된 오목부(17)를 포함한 캐패시터산화막(16)상에 화학기상증착법(CVD)을 이용하여 하부전극인 이리듐막(18)을 증착한다.
도면에 도시되지 않았지만, 후속 공정으로 이리듐막(18)상에 BLT, Ta2O5, SBT, SBTN 등의 유전막과 백금, 이리듐 등의 상부전극을 순차적으로 형성한다.
상술한 종래기술에서는 하부전극인 이리듐막 형성시, 화학기상증착법(CVD)을 적용하였으나, 화학기상증착법(CVD)에서는 증착중 기판이 고온으로 유지되어야 하며, 이로 인해 하부 확산방지막인 티타늄나이트라이드가 손상되는 문제점이 있다.
또한, 열분해 반응에 의한 증착으로 인해 단차피복성이 나쁘고 표면이 거칠며 이에 따라 종횡비가 큰 하부전극을 균일하게 채우지 못하기 때문에(도 1b의 'A') 후속 공정인 유전막 및 상부전극의 증착에 어려움이 따른다. 특히, 상부전극으로 화학기상증착법에 의한 이리듐막을 사용할 경우 하부전극이 종횡비가 더욱 커져서 더욱 우수한 단차피복성을 필요로 한다.
한편, DRAM 및 FeRAM의 하부전극으로 루테늄막(Ru)을 화학기상증착법 중 금속유기화학기상증착법(Metal Organic CVD; MOCVD)에 의해 형성할 경우, 소스 분해를 위해 필연적으로 첨가되는 산소(O2) 또는 N2O가 루테늄(Ru) 내에 잔류하게 된다. 루테늄막 내에 잔류하는 산소는 루테늄막의 치밀도 향상이나, 루테늄막상에 형성되는 유전체막을 결정화시키는 후속 열처리동안, 산화방지막으로 이용되는 티타늄질화막(TiN) 등을 산화시켜 전체 캐패시터의 유전 용량을 감소시키는 원인으로 작용하는 문제점이 있다.
따라서, 금속유기화학기상증착법(MOCVD)에 의해 형성된 루테늄막을 확산방지막을 갖는 DRAM 및 FeRAM의 하부전극으로 적용하는데 어려움이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 하부 배리어막의 산화를 방지하면서 표면이 매끈하고 단차피복성이 우수한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 화학기상증착법에 의한 이리듐 하부전극의 형성 방법을 도시한 공정 단면도,
도 2는 본 발명의 일실시예에 따른 이리듐막의 플라즈마 원자층 증착법을 도시한 공정 흐름도,
도 3a 내지 도 3b는 도 2에 따른 이리듐막을 하부전극으로 갖는 캐패시터의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
31 : 반도체기판 32 : 층간절연막
33 : 폴리실리콘플러그 34 : 티타늄실리사이드
35 : 티타늄나이트라이드 36 : 캐패시터 산화막
38 : 이리듐막
상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 원자층증착챔버내에서 금속유기소스와 환원성 반응가스를 플라즈마 반응시켜 금속하부전극을 증착하는 단계, 및 상기 금속하부전극상에 유전막과 상부전극을 순차적으로 증착하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 금속유기소스는 이리듐 금속유기소스 또는 루테늄 금속유기 소스를 이용하되, 이리듐 금속 유기소스는 MeCpIrCOD, EtCpIrCOD, CpIrCOD,(hfac)Ir(COD), Ir(acac)3, (COD)Ir(μ-OAc), [(COD)Ir(μ-OCH3)]2, [Ir(allyl)3], 이리듐-할라이드 화합물, [Ir(hfa)2], [Ir(hfac)2], Ir(tetramethylheptanedione)2중 어느 하나를 선택하거나, 또는 이들 소스들을 유기용매에 녹여 사용하고, 루테늄 금속유기소스는 Ru(Cp)2, Ru(MeCp)2, Ru(EtCp)2, Ru(tmhd)3, Ru(mhd)3, Ru(od)3중 어느 하나를 선택하거나, 또는 이들 소스들을 유기용매에 녹여 사용하는 것을 특징으로 한다.
바람직하게, 상기 반응가스는 H2, NH3, O2, N2O, CxH(2x+2)와 같은 포화탄수화물, CxH2x와 같은 고리형 포화탄수화물, CxH(2x+2)와 같은 포화탄수화물의 일부 또는 전부의 수소가 F 또는 Cl로 치환된 가스를 사용하거나, 이들 반응가스들을 혼합하여 사용함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
일반적으로 원자층 증착챔버는 반응소스를 공급하기 위한 반응소스공급관과 플라즈마를 여기시키기 위한 플라즈마반응가스 및 퍼지가스를 공급하기 위한 반응가스/퍼지가스 공급관이 연결된다. 이러한 반응소스 공급관과 반응/퍼지가스 공급관을 통하여 증착 챔버내로 반응소스와 플라즈마반응가스가 서로 교번되어 펄스형태로 주입된다. 여기서, 반응소스 공급관의 수는 증착챔버 내로 유입되는 반응소스의 수에 따라 변경될 수 있으며, 반응가스/퍼지가스 공급관을 통해 반응후의 잔류가스를 배기시키기 위해 플라즈마반응가스에 퍼지가스를 첨가한다.
그리고, 반도체기판을 장착시키기 위한 지지대 위에 반도체기판이 놓여지고, 지지대가 설치된 증착챔버의 바깥쪽 표면에 히팅블록이 형성되어 있으며, 히팅블록 내에 복수개의 히터들이 구비되어 반도체기판의 온도를 일정하게 유지한다.
또한, 각 가스 공급관들에는 밸브들이 설치되어 밸브들의 온/오프에 따라 증착챔버내로 퍼지가스나 반응소스들을 유입시키거나 또는 차단할 수 있다.
도 2는 본 발명의 일실시예에 따른 이리듐막의 플라즈마원자층 증착법을 도시한 공정 흐름도이다.
도 2에 도시된 바와 같이, 증착챔버내에 반도체기판을 로딩시킨 후, 증착챔버내에 반응소스공급관을 통해 이리듐 금속유기소스(Metal Organic source)를 펄스형태로 공급시켜 반도체기판 표면에 이리듐 반응소스를 흡착시킨다.(21∼22)
여기서, 이리듐 금속유기소스는 MeCpIrCOD(Metyl-cyclopentadienyl-iridium-cyclooctadiene), EtCpIrCOD(Ethyl-cyclopentadienyl-iridium-cyclooctadiene), CpIrCOD(Cyclopentadienyl-Iridium-Cyclooctadiene), (hfac)Ir(COD)[Hexa-fluoro-acetylacetonato-Iridium-cyclooctadiene], Ir(acac)3[Iridium-acetylacetonato], (COD)Ir(μ-OAc)[cyclooctadiene-iridium-μ-acetate], [(COD)Ir(μ-OCH3)]2, [Ir(allyl)3], 이리듐-할라이드 화합물(Iridium halide), [Ir(hfa)2], [Ir(hfac)2], Ir(tetramethylheptanedione)2중 어느 하나를 선택한다. 이들 반응소스들을 사용함에 있어서, 반응소스들을 유기용매에 녹여 사용할 수 있다.
계속해서, 반도체기판 표면에 흡착된 이리듐금속유기소스를 제외한 미반응 이리듐금속유기소스를 퍼지시키고(23), 반응가스/퍼지가스 공급관 중 반응가스를 공급하기 위한 밸브를 열어 플라즈마를 여기시키기 위한 환원성 반응가스를 증착챔버내에 공급하여, 공급되는 반응가스를 플라즈마로 여기시킨다(24). 여기서, 반응가스는 H2, NH3, O2, N2O, CxH(2x+2)와 같은 포화탄수화물, CxH2x와 같은 고리형 포화탄수화물, CxH(2x+2)와 같은 포화탄수화물의 일부 또는 전부의 수소가 F 또는 Cl로 치환된 가스를 사용하거나, 이들 반응가스들을 혼합하여 사용한다.
그리고, 반응가스 공급시 He, Ne, Ar, Xe, Kr, N2와 같은 비활성 가스를 첨가하며, 반응가스를 플라즈마 여기시킬 때 파워를 10W∼1000W로 인가하고, 증착챔버의 압력을 0.0.1torr∼대기압으로 유지하며, 반도체기판의 온도를 50℃∼500℃로 유지하고 플라즈마 반응시간을 0.01∼60초 범위로 한다.
상술한 반응가스의 플라즈마 여기후, 반응가스의 플라즈마와 기흡착된 이리듐 금속유기소스를 반응시켜 반도체기판 표면에 이리듐 원자층을 증착시키며(25), 이리듐 원자층 증착후 반응부산물과 미반응 반응가스를 퍼지시키되, 퍼지시간을 0.01초∼60초로 한다(26).
이리듐 금속유기소스, 퍼지가스, 플라즈마 반응가스, 퍼지가스를 연속적으로 공급하는 사이클을 1사이클(1 cycle)로 설정하고 사이클을 반복적으로 실행하여 원하는 두께를 갖는 이리듐 박막을 증착한다.
상기한 것처럼, 본 발명의 실시예는 통상의 원자층증착법이 화학반응을 이용한 것과는 다르게 플라즈마반응을 통해 이리듐막을 증착한다.
도 3a 내지 도 3b는 도 2에 도시된 공정 흐름도에 의한 이리듐막을 캐패시터의 하부전극으로 증착하는 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 트랜지스터와 비트라인(도시 생략)의 제조 공정이 완료된 반도체기판(31)상에 층간절연막(32)을 형성한 다음, 감광막을 이용한 콘택마스크로 층간절연막(32)을 식각하여 반도체기판(31)의 소정 표면이 노출되는 플러그 콘택홀을 형성한다. 계속해서, 플러그 콘택홀을 포함한 전면에 폴리실리콘을 증착한 후, 에치백 또는 화학적기계적연마(CMP) 공정으로 플러그 콘택홀에 폴리실리콘 플러그(33)를 부분 매립시킨다.
다음으로, 폴리실리콘플러그(33)상에 폴리실리콘플러그(33)와 하부전극간의 접촉저항을 개선시키는 티타늄실리사이드(34)를 형성한 후, 티타늄실리사이드(34)상에 하부전극으로부터 폴리실리콘플러그(33)로의 산소 확산을 방지하는 확산방지막으로서 티타늄나이트라이드(35)를 형성한다.
이 때, 티타늄실리사이드(34)는 티타늄을 증착한 후 열처리하여 형성되며, 티타늄나이트라이드(35)는 에치백이나 화학적기계적연마 공정을 통해 플러그 콘택홀에 완전히 매립된다.
계속해서, 티타늄나이트라이드(35)를 포함한 층간절연막(32)상에 하부전극의 높이를 결정짓는 캐패시터산화막(36)을 형성한 후, 스토리지노드 마스크(도시 생략)로 캐패시터산화막(36)을 식각하여 하부전극이 형성될 오목부(37)를 오픈시킨다.
도 3b에 도시된 바와 같이, 오픈된 오목부(37)를 포함한 캐패시터산화막(36)상에 플라즈마 원자층 증착법(PEALD)을 이용하여 하부전극인 이리듐막(38)을 증착한다.
이리듐막(38) 증착시, 이리듐 금속유기소스로는 MeCpIrCOD(Metyl-cyclopentadienyl-iridium-cyclooctadiene), EtCpIrCOD(Ethyl-cyclopentadienyl-iridium-cyclooctadiene), CpIrCOD(Cyclopentadienyl-Iridium-Cyclooctadiene), (hfac)Ir(COD)[Hexa-fluoro-acetylacetonato-Iridium-cyclooctadiene], Ir(acac)3[Iridium-acetylacetonato], (COD)Ir(μ-OAc)[cyclooctadiene-iridium-μ-acetate], [(COD)Ir(μ-OCH3)]2, [Ir(allyl)3], 이리듐-할라이드 화합물(Iridium halide), [Ir(hfa)2], [Ir(hfac)2], Ir(tetramethylheptanedione)2중 어느 하나를 선택한다. 이들 반응소스들을 사용함에 있어서, 반응소스들을 유기용매에 녹여 사용할 수 있다.
그리고, 반응가스는 H2, NH3, O2, N2O, CxH(2x+2)와 같은 포화탄수화물, CxH2x와 같은 고리형 포화탄수화물, CxH(2x+2)와 같은 포화탄수화물의 일부 또는 전부의 수소가 F 또는 Cl로 치환된 가스를 사용하거나, 이들 반응가스들을 혼합하여 사용한다.
또한 이리듐막(38)의 원자층 증착시, 반도체기판(31)의 온도를 50℃∼500℃로 유지한다.
상기한 방법에 의해 하부전극으로 이리듐막을 증착하면, 화학기상증착법에 비해 단차피복성이 우수하여 하부전극의 상부 사이의 오픈폭을 충분히 확보하므로 하부전극간 단락을 방지하고, 후속 유전막이나 상부전극 증착이 용이하다.
또한, 환원성 반응가스를 이용하여 저온(50℃∼500℃)에서 증착하므로 확산방지막인 티타늄나이트라이드의 산화를 방지하고, 이리듐 금속유기소스와 반응가스를 서로 분리시켜 순차적으로 주입 및 퍼지시키기 때문에 화학적기상증착법(CVD)에 비해 가스 위상 반응(Gas Phase Reaction)에 의한 파티클(Particle) 생성을 억제한다.
도면에 도시되지 않았지만, 후속 공정으로 이리듐막(38)상에 BLT, Ta2O5, SBT, SBTN 등의 유전막과 백금, 이리듐 등의 상부전극을 순차적으로 형성한다. 예컨대, 상부전극으로 이리듐막을 증착하는 경우, 하부구조가 더욱 미세해지기 때문에 플라즈마 원자층 증착법을 이용하면 더욱 유리하다.
본 발명의 다른 실시예로서, 캐패시터의 하부전극으로서 루테늄막을 플라즈마원자층 증착법을 이용하여 증착한다.
루테늄막의 경우에도 이리듐과 동일하게 원자층증착챔버내에서 이루어지돠, 루테늄 금속유기소스로는 Ru(Cp)2, Ru(MeCp)2, Ru(EtCp)2, Ru(tmhd)3, Ru(mhd)3, Ru(od)3중 어느 하나를 선택하고, 이들 반응원료들을 유기용매에 녹여 사용하기도 한다.
그리고, 환원성 반응가스로는 H2, NH3, O2, N2O, CxH(2x+2)와 같은 포화탄수화물, CxH2x와 같은 고리형 포화탄수화물, CxH(2x+2)와 같은 포화탄수화물의 일부 또는 전부의 수소가 F 또는 Cl로 치환된 가스를 사용하거나, 이들 반응가스들을 혼합하여 사용한다.
또한, 플라즈마를 여기시키기 위한 파워를 1000W이하로 인가하고, 증착챔버의 압력을 대기압 이하로 유지하며, 반도체기판의 온도를 50℃∼500℃로 유지하고 플라즈마 반응시간을 0.01∼60초 범위로 한다.
본 발명의 실시예에 따른 이리듐막 또는 루테늄막은 실린더형(Cylinder), 오목형(Concave), 적층형(Stack) 캐패시터의 하부전극 또는 하부전극의 일부로 적용가능하며, 또한, 이들 다양한 구조를 갖는 캐패시터의 상부전극 또는 상부전극의 일부로 적용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 플라즈마원자층증착법에 의한 하부전극의 형성 방법은 저온/환원분위기에서 이루어지므로 확산방지막의 산화를 방지할 수 있고, 원자층 증착법을 적용하므로 단차피복성을 향상시킬 수 있는 효과가 있다.
또한, 순도가 높은 박막의 증착이 가능하며, 표면거칠기가 작고, 증착속도를 개선시킬 수 있는 효과가 있다.

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  9. 캐패시터의 제조 방법에 있어서,
    원자층증착챔버내에서 금속유기소스와 환원성 반응가스를 플라즈마 반응시켜 금속 하부전극을 증착하는 단계; 및
    상기 금속 하부전극 상에 유전막과 상부전극을 순차적으로 증착하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 하부전극을 증착하는 단계는,
    상기 플라즈마 반응을 위한 파워를 10W∼1000W로 인가하고, 0.01torr∼대기압의 압력 및 50℃∼500℃의 온도조건하에서 0.01∼60초 동안 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
  11. 제 9 항에 있어서,
    상기 금속유기소스는 이리듐 금속유기소스 또는 루테늄 금속유기소스 중 어느 하나를 포함함을 특징으로 하는 캐패시터의 제조 방법.
  12. 제 11 항에 있어서,
    상기 이리듐 금속유기소스는 MeCpIrCOD, EtCpIrCOD, CpIrCOD, (hfac)Ir(COD), Ir(acac)3, (COD)Ir(μ-OAc), [(COD)Ir(μ-OCH3)]2, [Ir(allyl)3], 이리듐-할라이드 화합물, [Ir(hfa)2], [Ir(hfac)2], Ir(tetramethylheptanedione)2중 어느 하나를 선택하거나, 또는 이들 소스들을 유기용매에 녹여 사용하는 것을 특징으로 하는 캐패시터의 제조 방법.
  13. 제 11 항에 있어서,
    상기 루테늄 금속유기소스는, Ru(Cp)2, Ru(MeCp)2, Ru(EtCp)2, Ru(tmhd)3, Ru(mhd)3, Ru(od)3중 어느 하나를 선택하거나, 또는 이들 소스들을 유기용매에 녹여 사용하는 것을 특징으로 하는 캐패시터의 제조 방법.
  14. 제 9 항에 있어서,
    상기 환원성 반응가스는 H2, NH3, O2, N2O, CxH(2x+2)와 같은 포화탄수화물, CxH2x와 같은 고리형 포화탄수화물, CxH(2x+2)와 같은 포화탄수화물의 일부 또는 전부의 수소가 F 또는 Cl로 치환된 가스를 사용하거나, 또는 이들 가스들을 혼합하여 사용함을 특징으로 하는 캐패시터의 제조 방법.
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