KR100412539B1 - BCD device and method of manufacturing the same - Google Patents
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Abstract
본 발명은 BCD(Bipolar-CMOS-DMOS) 소자 및 그 제조 방법에 관한 것으로, 고내압 p-LDMOS 소자의 항복 전압 개선을 위한 깊은(deep) 웰 형성과 SiGe-HBT 소자의 콜렉터, 그리고 n-LDMOS 소자의 On-저항 개선을 위한 드리프트층 형성을 위하여 역방향 깊은 n-웰을 적용하고, 서브마이크론 CMOS ASIC 기술을 만족시키기 위한 3.0㎛ p-에피층 구조를 도입하며, 집적도 향상 및 소자 격리를 위한 트렌치를 도입하여 p/p+ 기판을 이용하여 서브마이크론 CMOS 소자와 고내압 LDMOS 소자, 그리고 고속 SiGe-HBT 소자를 단일칩(one-chip)화하는 스마트 전력 집적 회로를 구현함으로써 고내압, 초고속 및 저전력 특성을 만족시키는 시스템-온-칩 제작이 가능하며, 고성능, 다기능 및 소형화 특성이 요구되는 자동차 전자 제어 시스템 및 고속 하드 디스크 드라이버(Hard Disk Driver) 및 기타 정보 통신 시스템에 다양하게 이용될 수 있는 고속 BCD 소자 및 그 제조 방법이 제시된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar-CMOS-DMOS (BCD) device and a method of fabricating the same, and includes deep well formation and collector of a SiGe-HBT device for improving breakdown voltage of a high breakdown voltage p-LDMOS device, and an n-LDMOS device. Apply reverse deep n-well to form drift layer to improve on-resistance of device, introduce 3.0μm p-epi layer structure to satisfy submicron CMOS ASIC technology, trench for improved integration and device isolation High-voltage, ultra-high speed and low power characteristics are realized by implementing a smart power integrated circuit that uses a p / p + substrate to realize a sub-micron CMOS device, a high breakdown voltage LDMOS device, and a high-speed SiGe-HBT device in one chip. System-on-chip fabrication that meets requirements, automotive electronic control systems, high-speed hard disk drivers and other information and communication systems that require high performance, versatility and miniaturization BCD high-speed device and a method of manufacturing the same, which can be widely used are shown in.
Description
본 발명은 지능형 전력 집적 회로 및 그 제조 방법에 관한 것으로, 특히 고속 및 고내압 특성을 요구하는 자동차 전자 제어 시스템 및 고속 하드 디스크 드라이버(Hard Disk Driver) 등에 응용하기 위한 SiGe-HBT 내장형 고속 비씨디 (Bipolar-CMOS-DMOS: 이하, BCD라 함) 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an intelligent power integrated circuit and a method of manufacturing the same, and more particularly, to an SiGe-HBT embedded high speed (CD) device for applications in automotive electronic control systems and high speed hard disk drivers requiring high speed and high breakdown voltage characteristics. Bipolar-CMOS-DMOS (hereinafter referred to as BCD) device and a method of manufacturing the same.
정보통신 기술의 비약적인 발전에 따라 이와 관련된 부품 소재 기술의 확보가 필히 요구되고 있다. 다기능화된 첨단 지능형 소자 및 IC 기술은 디지털 이동 통신 기술 및 가전 제품을 비롯한 전자 산업, 고성능 컴퓨터 시스템, 자동차의 전자 제어 시스템 등의 핵심 부품 기술로서 경제적 기술적 측면에서 매우 중요한 고부가가치의 첨단 기술이다. 이러한 관점에서 볼 때 구동 회로, 보호 회로, 인터페이스 회로 등을 원칩(one-chip)화한 지능형 소자 기술의 확보는 전반적인 우리 산업의 국제 경쟁력 확보의 필수요건이라 볼 수 있다.With the rapid development of information and communication technology, it is necessary to secure related parts and material technology. Advanced multifunctional intelligent devices and IC technologies are key component technologies in the electronics industry, high-performance computer systems, automotive electronic control systems, including digital mobile communication technology and consumer electronics. From this point of view, securing one-chip intelligent device technology is essential to securing international competitiveness in our industry.
그 일예로서, BCD 소자를 채택한 전력 집적 회로를 도 1에 도시하였다. 도 1에 도시된 바와 같이 종래의 스마트 전력 집적 회로 기술은 CMOS 소자와 아날로그 바이폴라 소자, 고내압 LDMOS 소자를 집적화하고 있다. 또한, 이러한 개별 소자는 일반적인 접합 분리 기술을 이용하여 분리하고 있다. 여기서, 접합 분리는 n-에피층에 p+ 분리 접합을 수행하여 소자들간에 백투백 다이오드(back-to-back diode)가 걸려 전기적으로 분리되는 것이다. 그런데, 상기와 같은 종래의 BCD 소자는 SBC(Standard-Buried-Collector) 기술을 적용하기 때문에 접합 깊이 또한 깊게 되고, 이에 따라 넓은 면적을 필요로 하게 되는 단점이 있다. 또한, 이러한 접합 분리를 이용함으로써 깊은 확산시 수평 방향으로도 확산되어 확산 면적이 커지게 되고 접합 용량이 증가하게 되기 때문에 자동차 전자 제어 시스템 및 고속 하드 드라이버 등의 고속 디지털용 소자에 적용될 수 없다.As an example, a power integrated circuit employing a BCD element is shown in FIG. As shown in FIG. 1, the conventional smart power integrated circuit technology integrates a CMOS device, an analog bipolar device, and a high breakdown voltage LDMOS device. In addition, these individual devices are separated using common junction separation techniques. Here, the junction separation is to perform a p + isolation junction on the n- epitaxial layer to be electrically separated by the back-to-back diode (back-to-back diode) between the elements. However, the conventional BCD device as described above has a disadvantage in that the depth of the junction is also deep because the SBC (Standard-Buried-Collector) technology is applied, thereby requiring a large area. In addition, the use of such a junction separation also spreads in the horizontal direction during deep diffusion, which increases the diffusion area and increases the junction capacity, and thus cannot be applied to high-speed digital devices such as automotive electronic control systems and high-speed hard drivers.
본 발명의 목적은 고속 및 고내압 특성을 요구하는 자동차 전자 제어 시스템 및 고속 하드 드라이버 등에 적용하기 위한 SiGe-HBT 내장형 고속 BCD 소자 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a SiGe-HBT embedded high speed BCD device and a method of manufacturing the same, which are applicable to automotive electronic control systems and high speed hard drivers requiring high speed and high breakdown voltage characteristics.
본 발명의 다른 목적은 개별 소자를 트렌치를 이용하여 분리함으로써 집적도를 향상시킬 수 있는 고속 BCD 소자 및 그 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a high speed BCD device and a method of manufacturing the same, which can improve the degree of integration by separating individual devices using trenches.
본 발명에서는 종래의 BCD 소자 제조 기술 수준을 향상시키고 SiGe-HBT 소자를 고내압 소자와 동시에 단일칩(one-chip)화함으로써 서브마이크론급에서도 고내압, 초고속 및 저전력 특성을 갖는 SiGe-HBT 내장형 스마트 전력 소자 구조 및 공정 기술을 구현하고자 한다. 또한, 본 발명에서는 고내압 p-LDMOS 소자의 항복 전압 개선을 위한 역방향 깊은(deep) 웰 형성과 SiGe-HBT 소자의 콜렉터, 그리고 n-LDMOS 소자의 On-저항 개선을 위한 드리프트층 형성을 위하여 역방향 깊은 n-웰을 적용하고, 서브마이크론 CMOS ASIC 기술을 만족시키기 위한 3.0㎛ p-에피층 구조를 도입하며, 집적도 향상 및 소자 분리를 위한 트렌치를 도입하여 p/p+ 기판을 이용하여 서브마이크론 CMOS 소자와 고내압 LDMOS 소자, 그리고 고속 SiGe-HBT 소자를 단일칩(one-chip)화하는 스마트 전력 집적 회로를 구현하였다. 한편, 본 발명에서는 초고속 SiGe-HBT 소자와 서브마이크론급 CMOS 및 LDMOS 소자의 집적화에 있어서 기존의 CMOS 소자의 특성을 유지하고, 열처리 공정에 의한 SiGe층의 구조 파괴를 방지하기 위하여 CMOS 소자의 소오스 및 드레인 영역을 형성한 후 SiGe-HBT 소자를 제작한다.In the present invention, the SiGe-HBT embedded smart having high breakdown voltage, ultra-high speed and low power characteristics even in sub-micron level by improving the conventional BCD device manufacturing technology level and making SiGe-HBT devices into one chip at the same time as the high breakdown voltage devices. To implement the power device structure and process technology. In addition, in the present invention, a reverse deep well for improving breakdown voltage of a high breakdown voltage p-LDMOS device, a collector of a SiGe-HBT device, and a drift layer for forming an on-resistance of an n-LDMOS device are reversed. Submicron CMOS devices using p / p + substrates by applying deep n-wells, introducing 3.0µm p-epilayer structures to satisfy submicron CMOS ASIC technology, and introducing trenches for improved integration and device isolation. A smart power integrated circuit that realizes one-chip high-voltage LDMOS device and high-speed SiGe-HBT device is implemented. On the other hand, in the present invention, in order to integrate ultra-fast SiGe-HBT devices and submicron-class CMOS and LDMOS devices, in order to maintain the characteristics of existing CMOS devices and to prevent structural destruction of the SiGe layer by heat treatment, the source of the CMOS devices and After forming the drain region, a SiGe-HBT device is fabricated.
도 1은 종래의 BCD(Bipolar-CMOS-DMOS) 소자를 채택한 전력 집적 회로의 단면도.1 is a cross-sectional view of a power integrated circuit employing a conventional Bipolar-CMOS-DMOS (BCD) device.
도 2(a) 내지 도 2(m)는 본 발명에 따른 SiGe-HBT 내장형 고속 BCD 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.2 (a) to 2 (m) are cross-sectional views of devices sequentially shown to explain a method for manufacturing a SiGe-HBT embedded high speed BCD device according to the present invention.
도 3은 본 발명에 따라 제조된 SiGe-HBT 내장형 고속 BCD 소자의 구조를 나타낸 소자의 단면도.3 is a cross-sectional view of a device showing the structure of a SiGe-HBT embedded high speed BCD device manufactured according to the present invention;
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
201 : 실리콘 기판 202 : 제 1 산화막201: silicon substrate 202: first oxide film
203 : 제 1 질화막 204 : n+ 매몰층203: first nitride film 204: n + buried layer
205 : n- 매몰층 206 : p-에피층205: n- buried layer 206: p- epi layer
207 : 제 2 산화막 208 : 제 2 질화막207: second oxide film 208: second nitride film
209 : 제 1 n형 불순물 영역 210 : 제 3 산화막209: first n-type impurity region 210: third oxide film
211 : 제 1 감광막 패턴 212 : 제 2 n형 불순물 영역211: First Photosensitive Film Pattern 212: Second n-type Impurity Region
213 : 제 2 감광막 패턴 214 : p형 불순물 영역213: second photosensitive film pattern 214: p-type impurity region
215 : 제 3 질화막 216a 및 216b : n-웰 영역215: third nitride films 216a and 216b: n-well region
216c : n-드리프트 영역 217 : n+ 싱크 영역216c: n-drift region 217: n + sink region
218a 및 218c : p-웰 영역 218b : p-드리프트 영역218a and 218c: p-well region 218b: p-drift region
200 : 트렌치 219 : 제 4 산화막200: trench 219: fourth oxide film
220 : 제 1 폴리실리콘막 221 : 제 4 질화막220: first polysilicon film 221: fourth nitride film
222 : 제 4 감광막 패턴 223 : 필드 산화막222: fourth photosensitive film pattern 223: field oxide film
224 : 제 5 감광막 패턴 225 : 제 6 감광막 패턴224: fifth photosensitive film pattern 225: sixth photosensitive film pattern
226 : 게이트 산화막 227 : 제 2 폴리실리콘막226 gate oxide film 227 second polysilicon film
228 : 제 1 캡 산화막 229 : n형 저농도 불순물 영역228 first cap oxide film 229 n-type low concentration impurity region
230 : p형 저농도 불순물 영역 231 : 제 1 스페이서230: p-type low concentration impurity region 231: first spacer
232 : n형 소오스 및 드레인 영역 233 : p형 소오스 및 드레인 영역232: n-type source and drain region 233: p-type source and drain region
234 : p+ SiGe 베이스 에피층 235 : p형 저농도 도핑 실리콘층234: p + SiGe base epi layer 235: p-type low concentration doped silicon layer
236 : 제 2 캡 산화막 237 : 제 3 폴리실리콘막236: second cap oxide film 237: third polysilicon film
238 : 제 2 스페이서 239 : 티타늄 실리사이드막238: second spacer 239: titanium silicide film
240 : 층간 절연막 241 : 금속 배선240: interlayer insulating film 241: metal wiring
본 발명에 따른 BCD 소자는 실리콘 기판상의 소정 영역에 형성된 제 1 매몰층 및 상기 제 1 매몰층상에 형성된 제 2 매몰층 상부에 에미터 전극, 베이스 전극 및 콜렉터 전극이 형성된 SiGe-HBT 소자와, 상기 SiGe-HBT 소자와 트렌치에 의해 분리되고, 상기 실리콘 기판상의 소정 영역에 형성된 에피층상의 n-웰 영역 상부에 게이트 전극, 소오스 전극 및 드레인 전극이 형성된 p-MOS 소자와, 상기 p-MOS 소자와 필드 산화막에 의해 분리되고, 상기 실리콘 기판상의 소정 영역에 형성된 상기 에피층상의 p-웰 영역 상부에 게이트 전극, 소오스 전극 및 드레인 전극이 형성된 n-MOS 소자와, 상기 n-MOS 소자와 트렌치에 의해 분리되고, 상기 실리콘 기판상의 소정 영역에 형성된 상기 제 2 매몰층상의 소정 영역에 형성된 n-웰 영역 상부에 게이트 전극, 소오스 전극 및 드레인 전극이 형성되며, 상기 제 2 매몰층상의 소정 영역에 p-드리프트 영역이 형성된 p-LDMOS 소자와, 상기 p-LDMOS 소자와 트렌치에 의해 분리되고, 상기 실리콘 기판상의 소정 영역에 형성된 상기 에피층상의 소정 영역에 형성된 p-웰 영역 상부에 게이트 전극, 소오스 전극 및 드레인 전극이 형성되며, 상기 실리콘 기판상의 소정 영역에 형성된 상기 제 2 매몰층상의 소정 영역에 n-드리프트 영역이 형성된 n-LDMOS 소자를 포함하여 이루어진 것을 특징으로 한다.The BCD device according to the present invention comprises a SiGe-HBT device having an emitter electrode, a base electrode, and a collector electrode formed on a first buried layer formed on a predetermined region on a silicon substrate and a second buried layer formed on the first buried layer; A p-MOS device separated by a SiGe-HBT device and a trench, and having a gate electrode, a source electrode, and a drain electrode formed on an n-well region on an epitaxial layer formed in a predetermined region on the silicon substrate; An n-MOS device separated by a field oxide film and having a gate electrode, a source electrode, and a drain electrode formed on the p-well region on the epi layer formed in a predetermined region on the silicon substrate; and by the n-MOS device and a trench. A gate electrode, a source electrode, and a drain electrode on the n-well region formed in a predetermined region on the second buried layer formed in a predetermined region on the silicon substrate. Is formed and is separated by a p-LDMOS device in which a p-drift region is formed in a predetermined region on the second buried layer, and the p-LDMOS device and a trench, and the predetermined on the epi layer formed in a predetermined region on the silicon substrate. A gate electrode, a source electrode, and a drain electrode are formed on the p-well region formed in the region, and the n-LDMOS device includes an n-drift region formed in a predetermined region on the second buried layer formed in the predetermined region on the silicon substrate. Characterized in that made.
또한, 본 발명에 따른 BCD 소자의 제조 방법은 SiGe-HBT 소자 영역, p-MOS 소자 영역, n-MOS 소자 영역, p-LDMOS 소자 영역 및 n-LDMOS 소자 영역을 확정한 후 SiGe-HBT 소자 영역의 실리콘 기판에 제 1 매몰층을 형성하고, 상기 SiGe-HBT 소자 영역, p-LDMOS 소자 영역 및 n-LDMOS 소자 영역의 상기 실리콘 기판에 제 2 매몰층을 형성하는 제 1 단계와, 상기 실리콘 기판 전체에 에피층을 형성한 후 열처리 공정을 실시하여 상기 제 2 매몰층을 바깥 확산시키는 제 2 단계와, 상기 p-MOS 소자 영역 및 n-MOS 소자 영역의 상기 에피층상에 웰 영역을 형성하고, 상기 p-LDMOS 소자 영역 및 n-LDMOS 소자 영역의 상기 제 2 매몰층상에 웰 영역 및 드리프트 영역을 형성하며, SiGe-HBT 소자 영역의 소정 영역에 싱크 영역을 형성하는 제 3 단계와, 상기 실리콘 기판의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성한 후 산화막 및 제 1 폴리실리콘막으로 상기 트렌치의 소정 부분을 매립시키는 제 4 단계와, 상기 실리콘 기판의 소정 영역에 필드 산화막을 형성한 후 문턱 전압 조절 이온 주입 공정을 실시하는 제 5 단계와, 상기 p-MOS 소자 영역, n-MOS 소자 영역, p-LDMOS 소자 영역 및 n-LDMOS 소자 영역의 상기 기판 상부의 소정 영역에 게이트 산화막, 제 2 폴리실리콘막 및 제 1 캡 산화막이 적층된 다수의 게이트 전극을 형성하고 저농도 이온 주입 공정 및 열처리 공정을 실시하여 저농도 접합 영역을 형성하는 제 6 단계와, 상기 게이트 전극 측벽에 제 1 스페이서를 형성한 후 상기 SiGe-HBT 영역의 싱크 영역을 포함한 상기 영역에 고농도 이온 주입 공정을 실시하여 상기 실리콘 기판상에 소오스 및 드레인 전극과 콜렉터 전극을 형성하는 제 7 단계와, 상기 SiGe-HBT 소자 영역 상부에 SiGe 베이스 에피층, 저농도 도핑 실리콘층 및 제 2 캡 산화막을 적층하고, 상기 제 2 캡 산화막의 일부를 제거한 후 전체 구조 상부에 제 3 폴리실리콘막을 형성하고 상기 제 3 폴리실리콘막 및 제 2 캡 산화막을 패터닝하여 에미터 전극 및 베이스 전극을 형성하는 동시에 상기 제 1 캡 산화막 및 제 1 스페이서를 제거하는 제 8 단계와, 상기 에미터 전극 측벽 및 상기 게이트 전극 측벽에 제 2 스페이서를 형성한 후 상기 에미터 전극, 베이스 전극 및 콜렉터 전극과 상기 게이트 전극, 소오스 및 드레인 전극 상부에 티타늄 실리사이드막을 형성하는 제 9 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 각각의 전극을 노출시키는 콘택홀을 형성하는 제 10 단계와, 상기 콘택홀이 매립되도록 전체 구조 상부에 금속층을 형성한 후 패터닝하여 금속 배선을 형성하는 제 11 단계를 포함하여 이루어진 것을 특징으로 한다.In addition, in the method of manufacturing a BCD device according to the present invention, the SiGe-HBT device region is determined after determining the SiGe-HBT device region, the p-MOS device region, the n-MOS device region, the p-LDMOS device region, and the n-LDMOS device region. Forming a first buried layer in the silicon substrate of the silicon substrate, and forming a second buried layer in the silicon substrate in the SiGe-HBT device region, the p-LDMOS device region, and the n-LDMOS device region; Forming a whole epitaxial layer and then performing a heat treatment process to diffuse the second buried layer outside, and forming a well region on the epitaxial layers of the p-MOS device region and the n-MOS device region, Forming a well region and a drift region on the second buried layer of the p-LDMOS device region and the n-LDMOS device region, and forming a sink region in a predetermined region of the SiGe-HBT device region, and the silicon substrate Etching a predetermined area of A fourth step of filling a predetermined portion of the trench with an oxide film and a first polysilicon film after forming the trench, and a fifth step of performing a threshold voltage control ion implantation process after forming a field oxide film in a predetermined region of the silicon substrate. And a gate oxide film, a second polysilicon film, and a first cap oxide film are stacked in predetermined regions on the substrate in the p-MOS device region, the n-MOS device region, the p-LDMOS device region, and the n-LDMOS device region. A sixth step of forming a plurality of gate electrodes, performing a low concentration ion implantation process, and a heat treatment process to form a low concentration junction region; and forming a first spacer on a sidewall of the gate electrode, and then including a sink region of the SiGe-HBT region. A seventh step of forming a source and drain electrode and a collector electrode on the silicon substrate by performing a high concentration ion implantation process on the region; and the SiGe-HBT The SiGe base epitaxial layer, the lightly doped silicon layer, and the second cap oxide layer are stacked on the device region, and after removing a part of the second cap oxide layer, a third polysilicon film is formed on the entire structure, and the third polysilicon film and Patterning a second cap oxide film to form an emitter electrode and a base electrode, and simultaneously removing the first cap oxide film and the first spacer; forming a second spacer on sidewalls of the emitter electrode and the gate electrode; A ninth step of forming a titanium silicide film on the emitter electrode, the base electrode and the collector electrode, the gate electrode, the source and the drain electrode, and forming an interlayer insulating film on the entire structure and then removing a predetermined region of the interlayer insulating film. Etching to form contact holes exposing the respective electrodes, and filling the contact holes Characterized in that by patterning after forming the metal layer on the upper body structure comprising an eleventh step for forming a metal wiring.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2(a) 내지 도 2(m)은 본 발명에 따른 SiGe-HBT 내장형 고속 BCD 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.2 (a) to 2 (m) are cross-sectional views of devices sequentially shown to explain a method for manufacturing a SiGe-HBT embedded high speed BCD device according to the present invention.
도 2(a)를 참조하면, SiGe-HBT 소자 영역, p-MOS 소자 영역, n-MOS 소자 영역, p-LDMOS 소자 영역 및 n-LDMOS 소자 영역을 확정한다. 실리콘 기판(201) 상부에 제 1 산화막(202) 및 제 1 질화막(203)을 순차적으로 형성한다. 사진 및 식각 공정을 실시하여 SiGe-HBT 소자 영역의 제 1 질화막(203) 및 제 1 산화막(202)을 식각하여 실리콘 기판(201)의 소정 영역을 노출시킨다. 노출된 실리콘 기판(201)에 비소(Arsenic)를 이온 주입한 후 고온 열처리 공정에 의해 3㎛ 정도의 깊이로 확산시켜 n+ 매몰층(204)을 형성한다. 그리고, 사진 및 식각 공정을 실시하여 제 1 질화막(203) 및 제 1 산화막(202)의 다른 소정 영역을 식각하여 실리콘 기판(201)의 다른 소정 영역을 노출시킨다. 이때, 노출되는 실리콘 기판(201)은 이전 공정에서 노출된 SiGe-HBT 소자 영역을 포함하여 p-LDMOS 소자 및 n-LDMOS 소자 영역이다. 그리고, SiGe-HBT 소자의 콜렉터 농도, p-LDMOS 소자의 항복 전압과 n-LDMOS 소자의 R-on 저항을 고려하여 인(phosphorus)의 도즈(dose)량을 선택하여 이온 주입하고 산화 분위기에서 3㎛ 정도의 깊이로 확산시켜 n- 매몰층(205)을 형성한다.Referring to Fig. 2A, the SiGe-HBT element region, p-MOS element region, n-MOS element region, p-LDMOS element region and n-LDMOS element region are determined. The first oxide film 202 and the first nitride film 203 are sequentially formed on the silicon substrate 201. The first nitride film 203 and the first oxide film 202 of the SiGe-HBT device region are etched by performing a photolithography and an etching process to expose a predetermined region of the silicon substrate 201. Arsenic is implanted into the exposed silicon substrate 201 and then diffused to a depth of about 3 μm by a high temperature heat treatment process to form an n + buried layer 204. Then, another predetermined region of the first nitride film 203 and the first oxide film 202 is etched by performing a photo and etching process to expose another predetermined region of the silicon substrate 201. At this time, the exposed silicon substrate 201 is a p-LDMOS device and n-LDMOS device region, including the SiGe-HBT device region exposed in the previous process. Then, in consideration of the collector concentration of the SiGe-HBT device, the breakdown voltage of the p-LDMOS device, and the R-on resistance of the n-LDMOS device, a dose of phosphorus is selected and ion-injected. The n- buried layer 205 is formed by diffusing to a depth of about μm.
도 2(b)를 참조하면, 제 1 질화막(203) 및 제 1 산화막(202)을 제거한 후 실리콘 기판(201) 상부에 p-에피층(206)을 성장시킨다. p-에피층(206)은 보론(boron)을 불순물로 하고 1E15 정도의 낮은 농도로 고온 및 감압 상태에서 약 3㎛ 정도의 두께로 성장시킨다. 이후 n- 매몰층(205)의 외부 확산을 위하여 전체 구조 상부에 제 2 산화막(207) 및 제 2 질화막(208)을 형성하고 1150℃ 정도의 질소 분위기에서 120분 정도 열처리 공정을 실시하여 n-매몰층(205)을 p-에피층(205) 높이의 절반까지 바깥 확산시킨다.Referring to FIG. 2B, after removing the first nitride film 203 and the first oxide film 202, the p-epitaxial layer 206 is grown on the silicon substrate 201. The p-epitaxial layer 206 is made of boron as an impurity and grown to a thickness of about 3 μm at high temperature and reduced pressure at a low concentration of about 1E15. Thereafter, the second oxide film 207 and the second nitride film 208 are formed on the entire structure for the external diffusion of the n- buried layer 205, and heat treatment is performed for about 120 minutes in a nitrogen atmosphere at about 1150 ° C. The buried layer 205 is diffused outward to half the height of the p- epi layer 205.
도 2(c)를 참조하면, 사진 및 식각 공정을 실시하여 제 2 질화막(208) 및 제 2 산화막(207)의 소정 영역을 식각하여 p-에피층(205)의 소정 영역을 노출시킨다. 이때, p-에피층(205)이 노출되는 영역은 p-MOS 소자 및 p-LDMOS 소자의 n-웰이 형성될 영역과 n-LDMOS 소자의 n-드리프트 영역이 형성될 영역이다. 그리고, 노출된 p-에피층(205)에 인을 이온 주입하여 제 1 n형 불순물 영역(209)을 형성한 후 습식 산화 공정을 실시하여 p-에피층(205) 상부에 2000Å 정도의 두께로 제 3 산화막(210)을 형성한다. 제 2 질화막(208)을 제거한 후 SiGe-HBT 소자의 n+ 싱크 영역을 노출시키는 제 1 감광막 패턴(211)을 마스크로 인을 이온 주입하여 제 2 n형 불순물 영역(212)을 형성한다. 제 1 감광막 패턴(211)을 제거한 후 n-MOS 소자 및 n-LDMOS 소자의 p-웰 영역과 p-LDMOS 소자의 p-드리프트 영역이 형성될 부분을 노출시키는 제 2 감광막 패턴(213)을 형성한다. 제 2 감광막 패턴(213)을 마스크로 보론을 이온 주입하여 p형 불순물 영역(214)을 형성한다.Referring to FIG. 2C, a predetermined region of the second nitride layer 208 and the second oxide layer 207 is etched by performing a photo and etching process to expose a predetermined region of the p-epi layer 205. At this time, the region where the p-epitaxial layer 205 is exposed is a region where n-wells of the p-MOS device and p-LDMOS device are to be formed and an n-drift region of the n-LDMOS device. Phosphorus ion is implanted into the exposed p-epitaxial layer 205 to form the first n-type impurity region 209, and then wet oxidation is performed to a thickness of about 2000 μs on the p-epitaxial layer 205. The third oxide film 210 is formed. After the second nitride film 208 is removed, phosphorus is ion-implanted with a first photoresist film pattern 211 exposing the n + sink region of the SiGe-HBT device to form a second n-type impurity region 212. After removing the first photoresist pattern 211, a second photoresist pattern 213 is formed to expose portions of the p-well region of the n-MOS device and the n-LDMOS device and a portion of the p-drift region of the p-LDMOS device. do. The p-type impurity region 214 is formed by ion-implanting boron using the second photoresist pattern 213 as a mask.
도 2(d)를 참조하면, 전체 구조 상부에 1000Å 정도의 두께로 제 3 질화막(215)을 형성한 후 1150℃ 정도의 질소 분위기에서 120분 정도 열처리 공정을 실시하여 각각의 불순물 영역(209, 212 및 214)의 불순물을 확산시킨다. 제 1 n형 불순물 영역(209)의 불순물 확산에 의해 p-MOS 소자 및 p-LDMOS 소자의 n-웰 영역(216a 및 216b)이 형성되고, n-LDMOS 소자의 n-드리프트 영역(216c)이 형성된다. 그리고, 제 2 n형 불순물 영역(212)의 불순물 확산에 의해 SiGe-HBT 소자의 n+ 싱크 영역(217)이 형성된다. 또한, p형 불순물 영역(214)의 불순물 확산에 의해 n-MOS 소자의 p-웰 영역(218a)과 p-LDMOS 소자의 p-드리프트 영역(218b) 및 n-LDMOS 소자의 p-웰 영역(218c)이 형성된다. 여기서, 확산 깊이는 n-웰 영역이 2.85㎛, p-웰 영역이 3.1㎛ 정도되도록 한다.Referring to FIG. 2 (d), after forming the third nitride film 215 having a thickness of about 1000 μs on the entire structure, a heat treatment process is performed for about 120 minutes in a nitrogen atmosphere at about 1150 ° C. to form each impurity region 209. Impurities of 212 and 214 are diffused. Impurity diffusion in the first n-type impurity region 209 forms n-well regions 216a and 216b of the p-MOS device and the p-LDMOS device, and the n-drift region 216c of the n-LDMOS device is formed. Is formed. The n + sink region 217 of the SiGe-HBT element is formed by the impurity diffusion of the second n-type impurity region 212. In addition, the p-well region 218a of the n-MOS device, the p-drift region 218b of the p-LDMOS device, and the p-well region of the n-LDMOS device are formed by the impurity diffusion of the p-type impurity region 214. 218c) is formed. In this case, the diffusion depth is about 2.85 μm for the n-well region and about 3.1 μm for the p-well region.
도 2(e)를 참조하면, 제 3 질화막(215), 제 3 산화막(210) 및 제 2 산화막 (207)을 제거한 후 전체 구조 상부에 TEOS 산화막(도시안됨)을 형성한다. 트렌치를 형성하기 위한 사진 및 현상 공정으로 제 3 감광막 패턴(도시안됨)을 형성한 후 이를 마스크로 TEOS 산화막(도시안됨)을 식각하여 패터닝한다. 제 3 감광막 패턴(도시안됨)을 제거한 후 패터닝된 TEOS 산화막(도시안됨)을 마스크로 실리콘 기판(201)을 4㎛ 정도의 깊이로 식각하여 트렌치(200)를 형성한다. 여기서, 트렌치 (200)는 SiGe-HBT 소자와 p-MOS 소자의 사이, n-MOS 소자와 p-LDMOS 소자의 사이, 그리고 p-LDMOS 소자와 n-LDMOS 소자의 사이에 형성된다. 그리고, 트렌치(200)를 포함한 전체 구조 상부에 제 4 산화막(219)을 형성하고, 트렌치가 매립되도록 제 4 산화막(219) 상부에 제 1 폴리실리콘막(220)을 형성한다. 제 4 산화막(219)는 열산화 공정으로 500Å 정도의 두께로 산화막을 성장하고, LPCVD 방법으로 3000Å 정도의 두께로 TEOS 산화막을 증착하여 형성한다. 한편, 제 1 폴리실리콘막(220)은 6000Å 정도의 두께로 형성한다. 그리고, 제 4 산화막(219)이 노출될 때까지 제 1 폴리실리콘막(220)을 래핑(lapping) 방법으로 제거하여 트렌치 내부에만 제 1 폴리실리콘막(220)이 잔류되도록 한다.Referring to FIG. 2E, after removing the third nitride film 215, the third oxide film 210, and the second oxide film 207, a TEOS oxide film (not shown) is formed on the entire structure. After the third photoresist pattern (not shown) is formed by a photo and development process for forming a trench, the TEOS oxide layer (not shown) is etched and patterned using the mask. After removing the third photoresist pattern (not shown), the trench 200 is formed by etching the silicon substrate 201 to a depth of about 4 μm using the patterned TEOS oxide layer (not shown) as a mask. The trench 200 is formed between the SiGe-HBT device and the p-MOS device, between the n-MOS device and the p-LDMOS device, and between the p-LDMOS device and the n-LDMOS device. A fourth oxide film 219 is formed over the entire structure including the trench 200, and a first polysilicon film 220 is formed over the fourth oxide film 219 to fill the trench. The fourth oxide film 219 is formed by growing an oxide film with a thickness of about 500 kV by a thermal oxidation process, and depositing a TEOS oxide film with a thickness of about 3000 kV by an LPCVD method. On the other hand, the first polysilicon film 220 is formed to a thickness of about 6000 kPa. Then, the first polysilicon film 220 is removed by a lapping method until the fourth oxide film 219 is exposed so that the first polysilicon film 220 remains only in the trench.
도 2(f)를 참조하면, 트렌치(200) 내부에 잔류하는 제 1 폴리실리콘막(220)을 2500Å 정도의 두께로 건식 식각하여 제거하고, 제 4 산화막(219)중 TEOS 산화막을 3000Å 정도 건식 식각하여 제거한 후 열산화막은 습식 식각으로 제거한다. 이에 의해 트렌치(200) 상부의 소정 부분이 노출되고, p-에피층(205)이 노출된다.전체 구조 상부에 열산화막을 400Å 정도의 두께로 형성하고, 그 상부에 제 4 질화막(221)을 1200Å 정도의 두께로 형성한다. 소자 분리 마스크를 이용한 사진 및 식각 공정으로 제 4 질화막(221)의 소정 영역을 식각한다. 그리고, 소자 분리 영역의 공핍층 형성을 방지하기 위하여 필드 문턱 전압 조절 마스크를 이용한 사진 및 현상 공정으로 제 4 감광막 패턴(222)을 형성한 후 이를 마스크로 보론을 5E13 정도의 양으로 이온 주입한다. 이후 제 4 감광막 패턴(222)을 제거하고 열산화 공정을 실시하여 필드 산화막(223)을 5500Å 정도의 두께로 형성한다. 여기서, 필드 산화막(223)은 SiGe-HBT 소자와 p-MOS 소자의 사이, n-MOS 소자와 p-LDMOS 소자의 사이, 그리고 p-LDMOS 소자와 n-LDMOS 소자의 사이에 형성된 트렌치(200) 상부에 형성되고, p-MOS 소자와 n-MOS 소자 사이에 형성된다. 또한, 필드 산화막(223)은 SiGe-HBT 소자의 n-매몰층(205) 상부, p-LDMOS 소자의 p-드리프트 영역(218b) 상부, 그리고 n-LDMOS 소자의 n-매몰층(205) 및 n-드리프트 영역(216c) 상부에 형성된다. 제 4 질화막(221) 및 그 하부의 열산화막을 제거한 후 200Å 정도의 두께로 열산화막을 다시 성장시킨다. 그리고, n-채널 문턱 전압 이온 주입을 위한 마스크를 이용한 사진 및 현상 공정으로 제 5 감광막 패턴(224)을 형성한 후 이를 마스크로 보론을 이온 주입한다. 제 5 감광막 패턴(224)을 제거하고, p-채널 문턱 전압 이온 주입을 위한 마스크를 이용한 사진 및 현상 공정으로 제 6 감광막 패턴(225)을 형성한 후 이를 마스크로 보론을 이온 주입한다.Referring to FIG. 2 (f), the first polysilicon film 220 remaining in the trench 200 is removed by dry etching with a thickness of about 2500 kPa, and the TEOS oxide film of the fourth oxide film 219 is dried by about 3000 kPa. After etching, the thermal oxide film is removed by wet etching. As a result, a predetermined portion of the upper portion of the trench 200 is exposed, and the p-epitaxial layer 205 is exposed. A thermal oxide film is formed to a thickness of about 400 kPa over the entire structure, and a fourth nitride film 221 is formed thereon. It is formed to a thickness of about 1200Å. The predetermined region of the fourth nitride film 221 is etched by a photolithography and an etching process using an element isolation mask. In order to prevent the formation of the depletion layer in the isolation region, the fourth photoresist pattern 222 is formed by a photolithography and a developing process using a field threshold voltage control mask, and then ion implanted boron in an amount of about 5E13 using the mask. Thereafter, the fourth photoresist layer pattern 222 is removed and a thermal oxidation process is performed to form the field oxide layer 223 to a thickness of about 5500 Å. Here, the field oxide film 223 is a trench 200 formed between a SiGe-HBT device and a p-MOS device, between an n-MOS device and a p-LDMOS device, and between a p-LDMOS device and an n-LDMOS device. It is formed on top, and is formed between the p-MOS device and the n-MOS device. Further, the field oxide film 223 is formed on the n-buried layer 205 of the SiGe-HBT device, on the p-drift region 218b of the p-LDMOS device, and on the n-buried layer 205 of the n-LDMOS device. It is formed on the n-drift region 216c. After removing the fourth nitride film 221 and the thermal oxide film thereunder, the thermal oxide film is grown again to a thickness of about 200 kPa. In addition, after forming the fifth photoresist layer pattern 224 by a photolithography and a developing process using a mask for n-channel threshold voltage ion implantation, boron is ion implanted using the mask. The fifth photoresist pattern 224 is removed, the sixth photoresist pattern 225 is formed by a photolithography and a developing process using a mask for p-channel threshold voltage ion implantation, and then boron is implanted with the mask.
도 2(g)를 참조하면, 문턱 전압 조절을 위한 이온 주입 공정에서 손상된 열산화막을 제거한 후 전체 구조 상부에 110Å 정도의 두께로 게이트 산화막(226)을 성장시킨다. 그리고, 전체 구조 상부에 인시투(in-situ) 도핑의 화학 증착 장비를 이용하여 3000Å 정도의 두께로 제 2 폴리실리콘막(227)을 형성하고, 그 상부에 제 1 캡 산화막(228)을 1000Å 정도의 두께로 형성한다. 게이트 마스크를 이용한 사진 및 식각 공정으로 제 1 캡 산화막(228) 및 제 2 폴리실리콘막(227)의 소정 영역을 식각하여 게이트 전극을 형성한다. 게이트 전극은 p-MOS 소자의 n-웰 영역(216a) 상부, n-MOS 소자의 p-웰 영역(218a) 상부에 형성되고, p-LDMOS 소자의 n-웰 영역(216b) 및 p-드리프트 영역(218b)에 걸쳐 필드 산화막(223)과 일부 중첩되도록 형성되며, n-LDMOS 소자의 p-웰 영역(218c) 및 n-매몰층(205)에 걸쳐 필드 산화막(223)과 일부 중첩되도록 형성된다. 게이트 전극을 형성한 후 900℃ 정도의 질소 분위기에서 30분 정도 열처리 공정을 실시한 후 n-MOS 소자 및 n-LDMOS 소자의 p-웰 영역(218a 및 218c)에 저농도의 인을 이온 주입하여 n형 저농도 불순물 영역(229)을 형성한다. 그리고, p-MOS 소자 및 p-LDMOS 소자의 n-웰 영역(216a 및 216b)에 저농도의 보론을 이온 주입하여 p형 저농도 불순물 영역(230)을 형성한다.Referring to FIG. 2 (g), after the damaged thermal oxide film is removed in the ion implantation process for adjusting the threshold voltage, the gate oxide film 226 is grown to a thickness of about 110 Å on the entire structure. Then, the second polysilicon film 227 is formed on the entire structure by using an in-situ doping chemical vapor deposition apparatus with a thickness of about 3000 mW, and the first cap oxide film 228 is 1000 m thereon. It is formed to a thickness of about. The gate electrode is formed by etching predetermined regions of the first cap oxide layer 228 and the second polysilicon layer 227 by a photolithography and an etching process using a gate mask. The gate electrode is formed on the n-well region 216a of the p-MOS device, on the p-well region 218a of the n-MOS device, and the n-well region 216b and p-drift of the p-LDMOS device. It is formed to partially overlap the field oxide film 223 over the region 218b, and partially overlaps with the field oxide film 223 over the p-well region 218c and the n-buried layer 205 of the n-LDMOS device. do. After the gate electrode was formed, a heat treatment was performed for about 30 minutes in a nitrogen atmosphere at about 900 ° C., followed by ion implantation of low concentrations of phosphorus into the p-well regions 218a and 218c of the n-MOS device and the n-LDMOS device. The low concentration impurity region 229 is formed. A low concentration of boron is ion implanted into the n-well regions 216a and 216b of the p-MOS device and the p-LDMOS device to form the p-type low concentration impurity region 230.
도 2(h)를 참조하면, 전체 구조 상부에 TEOS 산화막을 2200Å 정도의 두께로 형성한 후 전면 식각 공정을 실시하여 게이트 전극 측벽에 제 1 스페이서(231)를 형성한다. 그리고, 100Å 정도의 두께로 열산화막을 성장시켜 제 1 스페이서(231)를 형성하기 위한 식각 공정에서 발생되는 p-에피층(205)의 손상을 보상한다. 다음은 디지털 부분의 p-MOS 소자 및 n-MOS 소자와 고전압용 p-LDMOS 소자 및 n-LDMOS 소자의 소오스 및 드레인 접합을 형성하는 단계로써, 사진 및 현상 공정에 의해 형성된 감광막 패턴을 마스크로 하여 고농도의 비소와 보론을 이온 주입하여 각각 n형 소오스 및 드레인 영역(232) 및 p형 소오스 및 드레인 영역(233)을 형성한다. 이때, SiGe-HBT 소자 영역의 n+ 싱크 영역(217)에도 보론이 이온 주입되어 콜렉터 영역이 형성된다. 이후 850℃ 정도의 질소 분위기에서 30분 정도 열처리 공정을 실시한 후 전체 구조 상부에 1000Å 정도의 두께로 TEOS 산화막(도시안됨)을 형성한다.Referring to FIG. 2 (h), the first spacer 231 is formed on the sidewall of the gate electrode by forming a TEOS oxide layer over the entire structure to a thickness of about 2200 μm and then performing an entire surface etching process. In addition, the thermal oxide film is grown to a thickness of about 100 GPa to compensate for the damage of the p-epi layer 205 generated in the etching process for forming the first spacer 231. Next, the source and drain junctions of the p-MOS device and the n-MOS device and the high-voltage p-LDMOS device and the n-LDMOS device of the digital portion are formed. The photoresist pattern formed by the photo and development process is used as a mask. High concentrations of arsenic and boron are ion implanted to form n-type source and drain regions 232 and p-type source and drain regions 233, respectively. At this time, boron is ion-implanted into the n + sink region 217 of the SiGe-HBT element region to form a collector region. After the heat treatment process for about 30 minutes in a nitrogen atmosphere of about 850 ℃ to form a TEOS oxide film (not shown) with a thickness of about 1000Å over the entire structure.
도 2(i)를 참조하면, 사진 및 식각 공정을 실시하여 SiGe-HBT 소자 영역의 TEOS 산화막(도시안됨)을 제거한다. 전체 구조 상부에 p+ SiGe 베이스 에피층(234)과 p형의 저농도 도핑 실리콘층(235)을 상압 화학 증착법(APCVD)을 이용하여 각각 800Å 및 400Å 정도의 두께로 형성한다. 그 상부에 TEOS 산화막을 1000Å 정도의 두께로 증착하여 제 2 캡 산화막(236)을 형성한다. 그리고, 사진 및 식각 공정을 실시하여 SiGe-HBT 소자 영역의 SiGe 베이스 부분에만 제 2 캡 산화막(236), 저농도 도핑 실리콘층(235) 및 p+ SiGe 베이스 에피층(234)을 잔류시키고, 나머지 부분은 모두 제거한다.Referring to FIG. 2 (i), a photo-etching process is performed to remove the TEOS oxide film (not shown) in the SiGe-HBT device region. The p + SiGe base epitaxial layer 234 and the p-type low concentration doped silicon layer 235 are formed to have a thickness of about 800 kPa and 400 kPa, respectively, by using atmospheric pressure chemical vapor deposition (APCVD). The TEOS oxide film is deposited to a thickness of about 1000 GPa on the top to form the second cap oxide film 236. Then, the second cap oxide layer 236, the lightly doped silicon layer 235, and the p + SiGe base epitaxial layer 234 are left only on the SiGe base portion of the SiGe-HBT element region by performing a photo and etching process. Remove everything.
도 2(j)를 참조하면, 사진 및 식각 공정을 실시하여 에미터 접합 부분의 제 2 캡 산화막(236)을 제거한다. 그리고, 전체 구조 상부에 제 3 폴리실리콘막(237)을 형성한다. 여기서, 제 3 폴리실리콘막(237)은 인시투 도핑할 수 있는 LPCVD 방법을 이용하여 형성한다.Referring to FIG. 2 (j), the second cap oxide layer 236 of the emitter junction portion is removed by performing a photo and etching process. Then, a third polysilicon film 237 is formed on the entire structure. Here, the third polysilicon film 237 is formed using an LPCVD method capable of in-situ doping.
도 2(k)를 참조하면, SiGe-HBT 소자 영역의 제 3 폴리실리콘막(237) 및 제 2 캡 산화막(236)의 소정 영역만 잔류시키고 나머지 부분을 제거하여 에미터 전극 및 베이스 전극을 형성한다. 이때, 미리 형성된 p-MOS 소자 영역, n-MOS 소자 영역,p-LDMOS 소자 영역 및 n-LDMOS 소자 영역의 게이트 전극 상부 및 측벽에 형성된 제 1 캡 산화막(228) 및 제 1 스페이서(231)도 함께 제거한다.Referring to FIG. 2 (k), only a predetermined region of the third polysilicon film 237 and the second cap oxide film 236 of the SiGe-HBT device region is left and the remaining portions are removed to form the emitter electrode and the base electrode. do. At this time, the first cap oxide film 228 and the first spacer 231 formed on the top and sidewalls of the gate electrode of the p-MOS device region, the n-MOS device region, the p-LDMOS device region, and the n-LDMOS device region, which are formed in advance, may also be formed. Remove together.
도 2(l)을 참조하면, 전체 구조 상부에 2200Å 정도의 두께로 TEOS 산화막을 형성한 후 전면 식각 공정을 실시하여 SiGe-HBT 소자 영역의 에미터 전극 측벽 및 p-MOS 소자 영역, n-MOS 소자 영역, p-LDMOS 소자 영역, 그리고 n-LDMOS 소자 영역의 게이트 전극 측벽에 제 2 스페이서(238)를 형성한다. 전체 구조 상부에 400Å 정도의 두께로 티타늄(Ti)막을 형성한 후 급속 열처리 장비를 이용하여 715℃ 정도의 온도에서 1차 열처리 공정을 수행하여 티타늄막과 실리콘을 반응시킨다. 그리고, 수산화암모늄 혼합 용액으로 산화막 상부에 반응하지 않고 잔류하는 티타늄막을 제거한다. 이후 850℃ 정도의 온도에서 2차 급속 열처리 공정을 수행한다. 이러한 공정에 의해 에미터 전극, 베이스 전극 및 게이트 전극, 소오스 및 드레인 전극 상부에 티타늄 실리사이드막(239)이 형성된다.Referring to FIG. 2 (l), after forming a TEOS oxide film having a thickness of about 2200 kV over the entire structure, the entire surface etching process is performed to emit sidewalls of the emitter electrode, the p-MOS device, and the n-MOS of the SiGe-HBT device. A second spacer 238 is formed on sidewalls of the gate electrode of the device region, the p-LDMOS device region, and the n-LDMOS device region. After forming a titanium (Ti) film with a thickness of about 400Å over the entire structure, the titanium film and silicon are reacted by performing a first heat treatment at a temperature of about 715 ° C. using a rapid heat treatment device. Then, the titanium film remaining without reacting on the oxide film is removed with an ammonium hydroxide mixed solution. Thereafter, a second rapid heat treatment process is performed at a temperature of about 850 ° C. In this process, the titanium silicide layer 239 is formed on the emitter electrode, the base electrode and the gate electrode, and the source and drain electrodes.
도 2(m)을 참조하면, 1000Å 정도의 두께로 TEOS 산화막과 5000Å 정도의 두께로 플라즈마 형태의 오존(O3) 베이스 BPSG 산화막을 도포한 후 850℃ 정도의 N2분위기에서 급속 열처리 공정을 수행하여 층간 절연막(240)을 평탄화한다. 이후 사진 및 식각 공정으로 층간 절연막(240)의 소정 영역을 식각하여 p-MOS 소자 영역, n-MOS 소자 영역, p-LDMOS 소자 영역 및 n-LDMOS 소자 영역의 게이트 전극과 소오스 및 드레인 전극을 노출시키고, SiGe-HBT 소자 영역의 에미터, 베이스 및 콜렉터 전극을 노출시키는 콘택홀을 형성한다. 그리고, 콘택홀을 포함한 전체 구조 상부에500Å 정도의 두께로 버퍼용 티타늄(Ti)막을 증착하고, 8000Å 정도의 두께로 Al-1%Cu막과 300Å 정도의 두께로 TiN 반사 방지막을 증착한 후 사진 및 식각 공정으로 패터닝하여 금속 배선(241)을 형성한다. 그리고, 접촉 저항을 개선하기 위하여 400℃ 정도의 N2/H2분위기에서 30분 정도 열처리 공정을 실시한다.Referring to FIG. 2 (m), after applying a TEOS oxide film with a thickness of about 1000 kPa and an ozone (O 3 ) base BPSG oxide film with a thickness of about 5000 kPa, a rapid heat treatment process is performed in an N 2 atmosphere of about 850 ° C. The planarization of the interlayer insulating film 240 is performed. Subsequently, a predetermined region of the interlayer insulating layer 240 is etched by a photo and an etching process to expose gate and source and drain electrodes of the p-MOS device region, the n-MOS device region, the p-LDMOS device region, and the n-LDMOS device region. And a contact hole exposing the emitter, base and collector electrodes of the SiGe-HBT element region. After depositing a titanium film (Ti) for buffer thickness of 500Å above the entire structure including contact hole, Al-1% Cu film and thickness of TiN antireflection film of about 300Å And patterning by an etching process to form a metal wiring 241. In order to improve contact resistance, heat treatment is performed for about 30 minutes in an N 2 / H 2 atmosphere at about 400 ° C.
상기와 같은 방법에 의해 제조된 본 발명에 따른 SiGe-HBT 내장형 고속 BCD 소자의 최종 단면도 및 주요 부분을 도 3에 도시하였다.The final cross section and main part of the SiGe-HBT embedded high speed BCD device according to the present invention manufactured by the above method are shown in FIG. 3.
상술한 바와 같이 본 발명에 의하면 서브마이크론급 이하의 디지털용 CMOS 소자와 50V 이상의 고내압 LDMOS 소자, 그리고 40㎓ 이상의 초고속 스위칭 특성을 갖는 SiGe-HBT 소자를 집적할 수 있어 고내압, 초고속 및 저전력 특성을 만족시키는 시스템-온-칩 제작이 가능하다. 또한, 본 발명에 따라 제조된 BCD 소자는 고성능, 다기능 및 소형화 특성이 요구되는 자동차 전자 제어 시스템 및 고속 하드 디스크 드라이버(Hard Disk Driver) 및 기타 정보 통신 시스템에 다양하게 이용될 수 있다.As described above, according to the present invention, it is possible to integrate sub-micron sub-digital CMOS devices, high-voltage LDMOS devices of 50 V or more, and SiGe-HBT devices having ultra-fast switching characteristics of 40 kV or more, thereby providing high breakdown voltage, ultra-fast and low power characteristics. System-on-chip fabrication is possible. In addition, the BCD device manufactured according to the present invention may be used in various ways in automotive electronic control systems, high speed hard disk drivers, and other information communication systems requiring high performance, multifunction, and miniaturization.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20091113 Year of fee payment: 7 |
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