KR100452947B1 - Method for fabricating semiconductor device - Google Patents
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Abstract
본 발명은 고전압 소자, 저전압 소자, 캐패시터를 포함하는 반도체 소자를 SOI(Silicon on Insulator) 기판에 제조하는 방법에 관한 것으로, 고전압 및 저전압 소자의 웰영역의 일부분에 소스/드레인을 형성하여 서브마이크론급 아날로그 CMOS 제조 공정 기술과의 호완성을 가지며, 트렌치 구조의 캐패시터를 형성하여 단위 면적당 높은 캐패시턴스를 얻을 수 있도록 한다. 또한, 본 발명은 고전압 및 저전압 소자의 집적화를 위한 소자격리 공정에서 캐패시터 형성을 위한 트렌치를 형성함으로써 공정이 간편해지도록 한다.The present invention relates to a method for fabricating a semiconductor device including a high voltage device, a low voltage device, and a capacitor on a silicon on insulator (SOI) substrate, wherein a source / drain is formed in a part of a well region of a high voltage and a low voltage device to form a submicron class. It has compatibility with analog CMOS manufacturing process technology, and forms a trench structure capacitor to obtain high capacitance per unit area. In addition, the present invention facilitates the process by forming a trench for forming a capacitor in the device isolation process for the integration of high voltage and low voltage devices.
Description
본 발명은 고전압 소자, 저전압 소자 및 캐패시터를 포함하는 반도체 소자의제조 방법에 관한 것으로, 더욱 상세하게는 고전압 소자 및 저전압 소자의 소스 및 드레인을 SOI 기판의 실리콘 소자영역에 형성된 웰영역 내에 형성하여 서브마이크론급 아날로그 CMOS 소자의 제조 공정과 호완성을 갖도록 하며, 동시에 캐패시터를 트렌치 구조로 형성하여 단위 면적당 높은 캐패시턴스를 얻을 수 있도록 한 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device including a high voltage device, a low voltage device, and a capacitor, and more particularly, the source and drain of the high voltage device and the low voltage device are formed in a well region formed in a silicon device region of an SOI substrate. The present invention relates to a method for manufacturing a semiconductor device having compatibility with a manufacturing process of a micron-class analog CMOS device, and at the same time forming a capacitor in a trench structure to obtain a high capacitance per unit area.
종래에는 고전압 소자, 저전압 소자 및 캐패시터를 포함하는 반도체 소자를 제조하기 위해 도 1에 도시된 바와 같이 p형 기판(101), 산화막 매몰층(102) 및 n형 실리콘 소자영역(silicon device region)(103)이 적층된 구조의 SOI 기판 상에 소정의 마스크 패턴(도시되지 않음)을 형성한 후 노출된 부분의 실리콘 소자영역(103)을 식각하여 고전압 소자영역(A)과 저전압 소자영역(B) 간의 소자격리영역(D)에 트렌치(104)를 형성한다.Conventionally, as shown in FIG. 1, a p-type substrate 101, an oxide buried layer 102, and an n-type silicon device region (i.e., a semiconductor device including a high voltage device, a low voltage device, and a capacitor) are manufactured. After forming a predetermined mask pattern (not shown) on the SOI substrate having the stacked structure 103, the silicon element region 103 of the exposed portion is etched to form the high voltage element region A and the low voltage element region B. The trench 104 is formed in the device isolation region D therebetween.
전체 상부면에 산화막(도시되지 않음)을 형성한 후 산화막 상에 감광막(도시되지 않음)을 도포하고 사진전사공정으로 n 표류영역(drift region)을 정의한다. 노출된 부분의 실리콘 소자영역(103)에 인(P) 이온을 주입하고 감광막을 제거한 다음 열처리를 하면 n 표류영역(105)이 형성된다. 소정의 마스크를 이용한 이온 주입공정을 통해 고전압 소자용 p웰(106) 및 저전압 소자용 p웰(107)을 각각 형성한다.After the oxide film (not shown) is formed on the entire upper surface, a photosensitive film (not shown) is applied on the oxide film, and n drift regions are defined by a photo transfer process. An n-drift region 105 is formed by implanting phosphorus (P) ions into the exposed portion of the silicon element region 103, removing the photoresist film, and performing a heat treatment. The p well 106 for the high voltage device and the p well 107 for the low voltage device are formed through an ion implantation process using a predetermined mask.
소정 온도 및 N2가스 분위기에서 열처리 공정을 수행하여 고전압 소자의 n 표류영역(105)과 p웰(106) 그리고 저전압 소자의 p웰(107)에 주입된 불순물 이온을 확산시킨다.The heat treatment process is performed at a predetermined temperature and in an N 2 gas atmosphere to diffuse the impurity ions implanted into the n drifting region 105 and the p well 106 of the high voltage device and the p well 107 of the low voltage device.
고전압 소자의 일부 영역에 필드산화막(109)을 형성한다. 전체 상부면에 산화막(도시되지 않음)을 성장시킨후 고전압 소자(nLDMOS, n-channel lateral double diffused MOS) 및 저전압 소자(nMOS)의 문턱전압을 조절하기 위해 채널영역의 실리콘 소자영역(103)에 붕소(BF2) 이온을 주입한다. 고전압 nLDMOS 소자영역(A)과 nMOS 소자영역(B)에는 일정 두께의 게이트 산화막(110)을 동시에 형성한 후 게이트 전극 및 캐패시터의 하부전극을 형성하기 위해 전체 상부면에 1차 다결정실리콘을 증착하고 불순물 이온을 도핑한다. 감광막(도시되지 않음)을 도포한 후 사진전사 및 식각공정을 실시하여 nLDMOS 소자영역(A)에는 다결정실리콘막으로 이루어진 게이트 전극(112a)을, nMOS 소자영역(B)에는 다결정실리콘막으로 이루어진 게이트 전극(112b)을 각각 형성한다. 이때 캐패시터 영역(C)에는 다결정실리콘막으로 이루어진 하부전극(112c)이 형성된다.The field oxide film 109 is formed in a portion of the high voltage device. After the oxide film (not shown) is grown on the entire upper surface, the silicon device region 103 of the channel region is controlled to adjust the threshold voltages of the high voltage device (nLDMOS, n-channel lateral double diffused MOS) and the low voltage device (nMOS). Boron (BF 2 ) ions are implanted. In the high voltage nLDMOS device region A and the nMOS device region B, a gate oxide film 110 having a predetermined thickness is formed at the same time, and then primary polysilicon is deposited on the entire upper surface to form a gate electrode and a lower electrode of the capacitor. Dopant ions are doped. After the photosensitive film (not shown) is applied, a photo transfer and etching process is performed to form a gate electrode 112a made of a polysilicon film in the nLDMOS device region A, and a gate made of a polysilicon film in the nMOS device region B. The electrodes 112b are formed, respectively. In this case, the lower electrode 112c made of a polysilicon film is formed in the capacitor region C.
전체 상부면에 산화막(도시되지 않음)을 성장시킨 후 산화막 상에 감광막(도시되지 않음)을 도포하고 사진전사공정으로 nLDMOS 소자와 nMOS 소자의 경우 n+ 소스/드레인 영역을 정의한다. 노출된 부분의 실리콘 소자영역(103)에 비소(As) 이온을 주입하여 n+ 불순물에 의한 nLDMOS 소자와 nMOS 소자의 소스/드레인(113a 및 113b)을 각각 형성한다.After the oxide film (not shown) is grown on the entire upper surface, a photosensitive film (not shown) is coated on the oxide film, and n + source / drain regions are defined in the nLDMOS device and the nMOS device by a photo transfer process. Arsenic (As) ions are implanted into the exposed portion of the silicon device region 103 to form nLDMOS devices by n + impurities and sources / drains 113a and 113b of the nMOS devices, respectively.
감광막을 제거한 후 캐패시터의 절연막(114)을 형성하고 전체 상부면에 2차 다결정실리콘막(115)을 형성하고 불순물 이온을 도핑한다. 2차 다결정실리콘막(115) 상에 감광막(도시되지 않음)을 도포하고 사진전사 및 식각공정으로 2차 다결정실리콘막(115)을 패터닝하여 캐패시터의 상부전극(115)을 형성한다. 이어서 감광막을 제거하고 열처리한다.After removing the photoresist film, the insulating film 114 of the capacitor is formed, the secondary polysilicon film 115 is formed on the entire upper surface, and the doped ions are doped. A photoresist (not shown) is applied on the secondary polysilicon film 115 and the secondary polysilicon film 115 is patterned by photo transfer and etching to form the upper electrode 115 of the capacitor. The photoresist film is then removed and heat treated.
전체 상부면에 층간절연막(116)을 형성하면 소자격리영역(D)에 형성된 트렌치(104) 내에는 층간절연막(116)으로 소자격리막이 채워진다. 이어서 층간절연막(116) 상에 감광막(도시되지 않음)을 도포하고 콘택 마스크를 사용한 사진전사공정으로 감광막을 패터닝한다. 패터닝된 감광막을 식각 마스크로 사용한 건식식각 공정으로 층간절연막(116)을 식각하여 LDMOS 소자의 n+ 소스/드레인(113a), nMOS 소자의 n+ 소스/드레인(113b), 캐패시터의 하부전극(112c) 및 상부전극(115)이 노출되도록 콘택홀을 형성한다. 콘택홀이 매립되도록 전체 상부면에 금속층을 형성하고, 금속층을 사진전사 및 식각공정으로 패터닝하여 고전압 LDMOS 소자의 소오스 전극(117a)과 드레인 전극(117b), nMOS 소자의 소오스 전극(117c)과 드레인 전극(117d)을 형성하는 동시에 각 소자의 게이트 금속 전극(도시되지 않음)들을 형성하며, 수동소자인 캐패시터의 하부 금속전극(117e)과 상부 금속전극(117f)을 각각 형성한다.When the interlayer insulating film 116 is formed on the entire upper surface, the device isolation film is filled with the interlayer insulating film 116 in the trench 104 formed in the device isolation region D. Subsequently, a photosensitive film (not shown) is applied on the interlayer insulating film 116 and the photosensitive film is patterned by a photo transfer process using a contact mask. The interlayer insulating layer 116 is etched by a dry etching process using the patterned photoresist as an etch mask, thereby n + source / drain 113a of the LDMOS device, n + source / drain 113b of the nMOS device, lower electrode 112c of the capacitor, and the like. A contact hole is formed to expose the upper electrode 115. A metal layer is formed on the entire upper surface so that the contact hole is filled, and the metal layer is patterned by photo transfer and etching processes so that the source electrode 117a and the drain electrode 117b of the high voltage LDMOS device and the source electrode 117c and the drain of the nMOS device are formed. While forming the electrode 117d, gate metal electrodes (not shown) of each element are formed, and the lower metal electrode 117e and the upper metal electrode 117f of the capacitor, which are passive elements, are formed, respectively.
그런데 SOI 기판을 사용한 종래의 집적화 공정에서는 고전압 및 저전압 소자의 소스 및 드레인을 형성하기 위해 이온을 주입한 후 고온에서 열처리하여 접합깊이를 SOI 기판의 실리콘 소자영역의 두께까지 확산시키기 때문에 서브마이크론급 아날로그 CMOS 제조공정 기술과의 호완이 어렵다.However, in the conventional integration process using an SOI substrate, submicron analog is diffused to diffuse the junction depth to the thickness of the silicon device region of the SOI substrate by implanting ions to form a source and a drain of a high voltage and a low voltage device, followed by heat treatment at a high temperature. It is difficult to be compatible with CMOS manufacturing process technology.
또한, 캐패시터가 절연막 위에 평면 구조로 제작되기 때문에 기판에서 캐패시터가 차지하는 면적이 넓다. 특히, 무기 ELD(Electroluminescent Display)픽셀(Pixel)의 경우에는 저전압 소자로 구성되는 스위칭 MOS 소자의 누설전류가 증가함에 따라 픽셀용으로 큰 용량의 캐패시턴스를 갖는 스토러지 캐패시터가 필요하게 되는데, 이에 따라 스토러지 캐패시터가 차지하는 면적이 더욱 증가된다. 따라서 종래의 공정을 적용할 경우 스위칭 MOS 소자의 누설전류를 최소화할 수 있는 공정상의 제어가 요구되지만, 누설전류가 다소 증가될 경우 누설전류의 허용마진을 고려할 때 큰 면적의 평판형 캐패시터가 필요하기 때문에 결과적으로 픽셀의 크기는 증가하고 픽셀의 해상도는 감소하게 된다.In addition, since the capacitor is manufactured in a planar structure on the insulating film, the area occupied by the capacitor in the substrate is large. In particular, in the case of an inorganic ELD pixel, as a leakage current of a switching MOS device composed of a low voltage device increases, a storage capacitor having a large capacitance for the pixel is required. The area occupied by the luggage capacitor is further increased. Therefore, when the conventional process is applied, process control is required to minimize the leakage current of the switching MOS device, but when the leakage current is slightly increased, a large area flat plate capacitor is required in consideration of the allowable margin of the leakage current. As a result, the size of the pixel increases and the resolution of the pixel decreases.
따라서 본 발명은 고전압 소자 및 저전압 소자의 소스 및 드레인을 SOI 기판의 실리콘 소자영역에 형성된 웰영역 내에 형성하고, 동시에 캐패시터를 트렌치 구조로 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.Accordingly, the present invention provides a method of manufacturing a semiconductor device that can solve the above disadvantages by forming the source and the drain of the high voltage device and the low voltage device in the well region formed in the silicon device region of the SOI substrate, and simultaneously form the capacitor in the trench structure. The purpose is to provide.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판, 산화막 매몰층 및 실리콘 소자영역이 적층된 구조의 SOI 기판을 이용한 반도체 소자의 제조 방법에 있어서, 상기 실리콘 소자영역을 패터닝하여 고전압 소자영역과 저전압 소자영역 간의 소자격리영역 및 캐패시터 형성영역에 트렌치를 각각 형성하는 단계와, 상기 고전압 소자영역의 상기 실리콘 소자영역에 제 1 도전형의 표류영역을 형성하는 단계와, 상기 고전압 소자영역의 표류영역 내에 제 2 도전형의 웰을 형성하고 상기 저전압 소자영역의 상기 실리콘 소자영역에 제 2 도전형의 웰을 형성하는 단계와, 상기 소자격리영역의 트렌치 내에 소자격리막을 형성하는 단계와, 상기 고전압 소자영역의 상기 실리콘 소자영역에 필드산화막을 형성하는 단계와, 상기 고전압 소자영역 및 저전압 소자영역의 상기 실리콘 소자영역에 문턱전압 조절용 채널이온을 각각 주입하는 단계와, 상기 고전압 소자영역 및 저전압 소자영역의 상기 실리콘 소자영역 상부에 게이트 산화막을 각각 형성하는 단계와, 상기 고전압 소자영역 및 저전압 소자영역의 채널영역 상부에는 게이트 전극을 형성하는 동시에 트렌치 구조의 상기 캐패시터 형성영역에는 하부전극을 형성하는 단계와, 상기 고전압 소자영역 및 저전압 소자영역의 웰 내에 소스 및 드레인을 각각 형성하는 단계와, 상기 캐패시터 형성영역의 하부전극 상에 절연막 및 상부 전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor device using an SOI substrate having a structure in which a silicon substrate, an oxide buried layer, and a silicon device region are stacked, wherein the silicon device region is patterned to form a high voltage device region and a low voltage device. Forming trenches in the device isolation region and the capacitor formation region between the regions, forming a first conductivity type drifting region in the silicon element region of the high voltage element region, and forming a trench in the drifting region of the high voltage element region. Forming a second conductivity type well and forming a second conductivity type well in the silicon device region of the low voltage device region, forming a device isolation film in the trench of the device isolation region, Forming a field oxide film in the silicon device region, and in the high voltage device region and the low voltage device region Implanting channel ions for threshold voltage adjustment into the silicon device region of the silicon oxide layer; forming a gate oxide film on the silicon device region of the high voltage device region and the low voltage device region, respectively, and the high voltage device region and the low voltage device region. Forming a gate electrode over the channel region of the capacitor and simultaneously forming a lower electrode in the capacitor formation region of the trench structure, forming a source and a drain in the wells of the high voltage device region and the low voltage device region, respectively, And sequentially forming an insulating film and an upper electrode on the lower electrode of the formation region.
상기 캐패시터 형성영역의 트렌치 형성을 위해 상기 캐패시터 형성영역의 상기 실리콘 소자영역이 정사각형 또는 직사각형 형태로 패터닝되는 것을 특징으로 한다.The silicon device region of the capacitor formation region may be patterned in a square or rectangular shape to form a trench in the capacitor formation region.
상기 소자격리막을 형성하는 단계로부터 상기 고전압 소자영역의 표류영역 및 웰 그리고 저전압 소자영역의 웰에 주입된 이온을 확산시키기 위해 열처리하는 단계를 더 포함하며, 상기 게이트 전극을 형성하는 단계로부터 상기 고전압 소자영역 및 저전압 소자영역의 상기 웰 내에 LDD 영역을 각각 형성하는 단계를 더 포함하는 것을 특징으로 한다.And heat-treating the diffusion of ions implanted into the drift region and the well of the high voltage device region and the well of the low voltage device region from the forming of the device isolation film, wherein the high voltage device is formed from forming the gate electrode. And forming LDD regions in the wells of the region and the low voltage device region, respectively.
도 1은 SOI 기판을 이용한 종래 반도체 소자의 제조 방법을 설명하기 위한 단면도.1 is a cross-sectional view for explaining a method for manufacturing a conventional semiconductor device using an SOI substrate.
도 2a 내지 도 2g는 본 발명에 따른 SOI 기판을 이용한 반도체 소자의 제조 방법을 설명하기 위한 단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device using an SOI substrate according to the present invention.
도 3a 및 도 3b는 도 2b에 도시된 캐패시터의 트렌치 구조를 설명하기 위한 평면도.3A and 3B are plan views illustrating the trench structure of the capacitor illustrated in FIG. 2B.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1, 101: 기판1, 101: substrate
2, 102: 산화막 매몰층2, 102: oxide buried layer
3, 103: 실리콘 소자영역3, 103: silicon device area
4, 4a: 산화막4, 4a: oxide film
5: 저온 산화막5: low temperature oxide film
6a, 6b, 104: 트렌치6a, 6b, 104: trench
7, 105: n 표류영역7, 105: n drifting zone
8, 106: 고전압 소자의 p웰8, 106: p wells of high voltage devices
9, 107: 저전압 소자의 p웰9, 107: p well of low voltage device
10: 소자격리막10: device isolation film
11, 109: 필드산화막11, 109: field oxide film
12, 13, 110, 111: 게이트 산화막12, 13, 110, 111: gate oxide film
14a, 14b, 112a, 112b: 게이트 전극14a, 14b, 112a, 112b: gate electrode
14c, 112c: 하부 전극14c and 112c: lower electrode
15a, 15b: LDD 영역15a, 15b: LDD region
16a, 16b: 측벽산화막16a, 16b: sidewall oxide film
17a, 17b, 113a, 113b: 소스 및 드레인17a, 17b, 113a, 113b: source and drain
18, 114: 절연막18, 114: insulating film
19, 115: 상부 전극19, 115: upper electrode
20, 116: 층간절연막20, 116: interlayer insulating film
21a, 21b, 21c, 21d: 콘택홀21a, 21b, 21c, 21d: contact hole
22a, 22c, 117a, 117c: 소오스 전극22a, 22c, 117a, 117c: source electrode
22b, 22d, 117b, 117d: 드레인 전극22b, 22d, 117b, 117d: drain electrode
22e, 117e: 하부 금속전극22e, 117e: lower metal electrode
22f, 117f: 상부 금속전극22f, 117f: upper metal electrode
본 발명은 고전압 및 저전압 소자, 캐패시터를 구비하는 반도체 소자를 제공한다. 고전압 소자로는 100V급 이상의 nLDMOS 소자를 구비한다. 고전압 소자는 저전압 소자에 비해 두께가 두꺼운 게이트 산화막을 가지며, 다결정실리콘막으로 이루어진 게이트 전극이 필드산화막의 일부분까지 확장되어 RESURF(reduced surface field) 작용을 함으로서 소자의 내압이 높다. 그리고 n 표류영역과 채널영역, p웰 내의 일부분에 소스와 드레인이 형성된다. 저전압 소자로는 5V급의 nMOS 소자를 구비한다. 저전압 소자는 고전압 소자에 비해 두께가 얇은 게이트 산화막을 가지며, 고전압 소자와 마찬가지로 p웰 내의 일부분에 소스와 드레인이 형성된다. 캐패시터는 트렌치형 구조로서, 다결정실리콘막으로 이루어진 상부전극과 하부전극의 사이에 저온산화막으로 이루어진 절연막이 구비되며, 종래의 평판형 캐패시터보다 단위 면적당 높은 정전용량을 가진다.The present invention provides a semiconductor device having a high voltage and a low voltage device, a capacitor. The high voltage device includes an nLDMOS device of 100 V or more. The high-voltage device has a thicker gate oxide film than the low-voltage device, and the gate electrode made of a polysilicon film extends to a portion of the field oxide film, thereby acting as a reduced surface field (RESURF), thereby increasing the breakdown voltage of the device. A source and a drain are formed in the n drifting region, the channel region, and a portion of the p well. The low voltage device includes a 5V class nMOS device. The low voltage device has a thin gate oxide film as compared with the high voltage device. Like the high voltage device, a source and a drain are formed in a portion of the p well. The capacitor has a trench structure, and an insulating film made of a low temperature oxide film is provided between an upper electrode and a lower electrode made of a polysilicon film, and has a higher capacitance per unit area than a conventional flat capacitor.
그러면 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, SOI 기판 상에 고전압 및 저전압 소자와 캐패시터를 제조하는 공정을 순차적으로 도시한다.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention, and sequentially illustrate processes of manufacturing a high voltage and a low voltage device and a capacitor on an SOI substrate.
도 2a를 참조하면, p형 기판(1), 산화막 매몰층(2) 및 p형 실리콘 소자영역(silicon device region)(3)이 적층된 구조의 SOI 기판 상에 300 내지 400Å 두께의 산화막(4)을 성장시킨다.Referring to FIG. 2A, an oxide film 4 having a thickness of 300 to 400 Å is formed on an SOI substrate having a structure in which a p-type substrate 1, an oxide buried layer 2, and a p-type silicon device region 3 are stacked. Grow).
도 2b를 참조하면, 산화막(4) 상에 저압화학기상증착법(LPCVD)으로 4000Å 두께의 저온산화막(5)을 형성한 후 저온산화막(5) 상에 감광막(photoresist; 도시되지 않음)을 도포한다. 소정의 마스크를 이용한 사진전사공정으로 고전압 소자영역(A)과 저전압 소자영역(B) 간의 소자격리영역(D)과, 캐패시터 형성영역(C)의 트렌치 영역을 정의하기 위해 감광막을 패터닝한다. 패터닝된 감광막을 식각마스크로 이용하여 노출된 부분의 저온산화막(5)을 건식 식각한 후 감광막을 제거한다. 계속해서 노출된 부분의 실리콘 소자영역(3)을 식각하여 고전압 LDMOS 소자 형성영역(A)과 저전압 nMOS 소자 형성영역(B) 간의 소자격리영역(D)에는 트렌치(6a)를, 캐패시터 형성영역(C)에는 다수의 트렌치(6b)를 형성한다. 이 때 캐패시터 형성영역(C)에 트렌치(6b)를 형성하기 위해 도 3a에 도시된 바와 같이 저온산화막(5)을 정사각형 구조로 패터닝하거나 도 3b에 도시된 바와 같이 직사각형 구조로 패터닝한다.Referring to FIG. 2B, a low-temperature oxide film 5 having a thickness of 4000 kPa is formed on the oxide film 4 by low pressure chemical vapor deposition (LPCVD), and then a photoresist (not shown) is applied on the low-temperature oxide film 5. . The photosensitive film is patterned to define the device isolation region D between the high voltage device region A and the low voltage device region B and the trench region of the capacitor formation region C in a photo transfer process using a predetermined mask. Using the patterned photoresist as an etching mask, the low-temperature oxide film 5 of the exposed portion is dry-etched and then removed. Subsequently, the exposed silicon element region 3 is etched to form a trench 6a in the element isolation region D between the high voltage LDMOS element formation region A and the low voltage nMOS element formation region B. A plurality of trenches 6b are formed in C). At this time, to form the trench 6b in the capacitor formation region C, the low temperature oxide film 5 is patterned into a square structure as shown in FIG. 3A or patterned into a rectangular structure as shown in FIG. 3B.
도 2c를 참조하면, 저온산화막(5)과 산화막(4)을 제거한 후 트렌치(6a 및 6b)를 포함하는 전체 상부면에 300 내지 400Å 두께의 산화막(4a)을 다시 성장시킨다. 산화막(4a) 상에 감광막(도시되지 않음)을 도포하고 사진전사공정으로 n 표류영역(drift region)을 정의한 후 노출된 부분의 실리콘 소자영역(3)에 인(P) 이온을 2.0x1011내지 5.0x1012cm-2의 도우즈로 주입하고 감광막을 제거한다. 이 후 1150℃의 온도 및 N2가스 분위기에서 열처리를 하면 n 표류영역(7)이 형성된다. 고전압 소자의 채널 형성을 위해 산화막(4a) 상에 감광막(도시되지 않음)을 도포하고 사진전사공정으로 p웰 영역을 정의한다. 노출된 부분의 실리콘 소자영역(3)에 붕소(B) 이온을 주입하여 고전압 소자용 p웰(8)을 형성한다. 감광막을 제거한 후 nMOS 소자의 제작을 위해 산화막(4a) 상에 감광막(도시되지 않음)을 도포하고 사진전사공정으로 p웰 영역을 정의한다. 노출된 부분의 실리콘 소자영역(3)에 붕소(B) 이온을 주입하여 저전압 소자용 p웰(9)을 형성한다. 이어서 감광막을 제거한 후 전체 상부면에 4000 내지 6000Å 두께의 저온산화막(10)을 증착한다. 저온산화막(10) 상에 감광막(도시되지 않음)을 도포하고 사진전사공정으로 소자격리영역(D)을 정의하고, 노출된 부분의 저온산화막을 식각한 후 감광막을 제거하면 소자격리영역(D)의 트렌치(6a)내에 소자격리막(10)이 형성된다.Referring to FIG. 2C, after removing the low temperature oxide film 5 and the oxide film 4, the oxide film 4a having a thickness of 300 to 400 μm is grown on the entire upper surface including the trenches 6a and 6b. Applying a photosensitive film (not shown) on the oxide film 4a and defining n drift regions by a photo transfer process, phosphorus (P) ions in the exposed silicon element region 3 is 2.0x10 11 to Inject with a 5.0x10 12 cm -2 dose and remove the photoresist. After that, the heat treatment is performed at a temperature of 1150 ° C. and an N 2 gas atmosphere to form the n drifting region 7. In order to form a channel of the high voltage device, a photoresist film (not shown) is applied on the oxide film 4a and a p well region is defined by a photo transfer process. Boron (B) ions are implanted into the exposed silicon element region 3 to form a p well 8 for a high voltage element. After removing the photoresist film, a photoresist film (not shown) is coated on the oxide film 4a to manufacture the nMOS device, and the p well region is defined by a photo transfer process. Boron (B) ions are implanted into the exposed silicon element region 3 to form a p well 9 for a low voltage element. Subsequently, after removing the photosensitive film, a low temperature oxide film 10 having a thickness of 4000 to 6000 Å is deposited on the entire upper surface. Applying a photoresist film (not shown) on the low temperature oxide film 10 and defining the device isolation region (D) by a photo transfer process, after etching the low temperature oxide film of the exposed portion and removing the photoresist, the device isolation region (D) An isolation layer 10 is formed in the trench 6a.
도 2d를 참조하면, 1150℃의 온도 및 N2가스 분위기에서 열처리 공정을 수행하여 고전압 소자의 n 표류영역(7) 및 p웰(8) 그리고 저전압 소자의 p웰(9)에 주입된 이온을 확산시킨다. 산화막(4a)을 제거하고 전체 상부면에 300 내지 400Å 두께의 산화막(도시되지 않음)을 다시 성장시킨다. 산화막 상에 약 1600Å 두께의 질화막(도시되지 않음)을 증착한 후 감광막(도시되지 않음)을 도포하고 사진전사공정으로 소자의 활성영역(active region)을 정의한다. 노출된 부분의 질화막을 건식식각하면 소자의 활성영역과 캐패시터 형성영역(C)에는 질화막이 남고 고전압 소자의 일부 영역에 실리콘 소자영역(3)이 노출된다. 감광막을 제거한 후 노출된 실리콘 소자영역(3)에 6000 내지 7000Å의 산화막을 성장시키면 고전압 소자의 일부 영역에 필드산화막(11)이 형성된다. 질화막과 잔류된 산화막을 각각 습식식각으로 제거한다. 전체 상부면에 200Å 두께의 산화막(도시되지 않음)을 성장시킨후 고전압 소자(nLDMOS) 및 저전압 소자(nMOS)의 문턱전압을 조절하기 위해 채널영역의 실리콘 소자영역(3)에 붕소(BF2) 이온을 1 내지 2x1013cm-2도우즈로 주입한다. 감광막(도시되지 않음)을 도포하고 사진전사공정을 통해 nMOS 소자의 게이트 영역과 캐패시터 영역(C)의 산화막을 습식식각으로 제거한 후 감광막을 제거한다. 이어서 전체 상부면에 약 170Å 두께의 게이트 산화막을 성장시키면 고전압 nLDMOS 소자영역(A)에는 두꺼운 게이트 산화막(13)이, nMOS 소자영역(B)에는 얇은 두께의 게이트 산화막(12)이 형성된다. 게이트 전극 및 캐패시터의 하부전극을 형성하기 위해 전체 상부면에 1차 다결정실리콘(14)을 3000 내지 4000Å의 두께로 증착하고 POCl3을 도핑한다. 감광막을 도포한 후 사진전사 및 식각공정을 실시하여 nLDMOS 소자영역(A)에는 다결정실리콘막으로 이루어진 게이트 전극(14a)을, nMOS 소자영역(B)에는 다결정실리콘막으로 이루어진 게이트 전극(14b)을 각각 형성한다. 이때 캐패시터 영역(C)에는 다결정실리콘막으로 이루어진 하부전극(14c)이 형성된다.Referring to Figure 2d, the temperature of 1150 ℃ and N2The heat treatment process is performed in a gas atmosphere to diffuse the ions implanted into the n drifting region 7 and the p well 8 of the high voltage device and the p well 9 of the low voltage device. The oxide film 4a is removed, and an oxide film (not shown) of 300 to 400 Å thickness is grown again on the entire upper surface. After depositing a nitride film (not shown) having a thickness of about 1600 mm on the oxide film, a photosensitive film (not shown) is applied and a photo transfer process is used to define an active region of the device. When the nitride film of the exposed portion is dry-etched, the nitride film remains in the active region and the capacitor forming region C of the device, and the silicon device region 3 is exposed in a portion of the high voltage device. After removing the photoresist film, when the oxide film of 6000 to 7000 kV is grown in the exposed silicon device region 3, the field oxide film 11 is formed in a part of the high voltage device. The nitride film and the remaining oxide film are respectively removed by wet etching. After growing a 200 Å thick oxide film (not shown) on the entire upper surface, boron (BF) is formed in the silicon device region 3 of the channel region to control the threshold voltages of the high voltage device (nLDMOS) and the low voltage device (nMOS).2) 1 to 2x10 ions13cm-2Inject with dose. A photoresist (not shown) is applied and the oxide film of the gate region and the capacitor region C of the nMOS device is removed by wet etching through a photolithography process, and then the photoresist is removed. Subsequently, when a gate oxide film having a thickness of about 170 kW is grown on the entire upper surface, a thick gate oxide film 13 is formed in the high voltage nLDMOS device region A, and a thin gate oxide film 12 is formed in the nMOS device region B. In order to form the lower electrode of the gate electrode and the capacitor, the primary polysilicon 14 was deposited on the entire upper surface to a thickness of 3000 to 4000 kPa and POCl3Doping After the photosensitive film is applied, phototransfer and etching processes are performed to form a gate electrode 14a made of a polysilicon film in the nLDMOS device region A, and a gate electrode 14b made of a polysilicon film in the nMOS device region B. Form each. At this time, the lower electrode 14c made of a polysilicon film is formed in the capacitor region C.
도 2e를 참조하면, nLDMOS 소자 및 nMOS 소자의 LDD(lightly doped drain) 영역을 형성하기 위해 감광막(도시되지 않음)을 도포하고 사진전사공정을 실시하여 nLDD 영역을 정의한 후 노출된 부분의 실리콘 소자영역(3)에 인(P) 이온을 2x1013cm-2의 도우즈로 주입하여 nLDMOS 소자 및 nMOS 소자의 nLDD 영역(15a 및 15b)을 각각 형성한다. 감광막을 제거한 후 전체 상부면에 4000Å 두께의 저온산화막을 증착하고 반응성 이온식각(Reactive Ion Etching) 공정을 실시하여 nLDMOS 소자의 게이트 전극(14a)과 nMOS 소자의 게이트 전극(14b) 가장자리에 측벽산화막(16a 및 16b)이 형성되도록 한다.Referring to FIG. 2E, a photoresist (not shown) is applied to form an nLDMOS device and a lightly doped drain (LDD) area of the nMOS device, and a photo transfer process is performed to define an nLDD area, and then a silicon device area of an exposed part. Phosphorous (P) ions are implanted into (3) with a dose of 2x10 13 cm -2 to form nLDMOS devices and nLDD regions 15a and 15b of the nMOS device, respectively. After removing the photoresist, a low-temperature oxide film having a thickness of 4000 Å was deposited on the entire upper surface, and a reactive ion etching process was performed to form a sidewall oxide film (edge) at the edge of the gate electrode 14a of the nLDMOS device and the gate electrode 14b of the nMOS device. 16a and 16b) are formed.
도 2f를 참조하면, 전체 상부면에 100 내지 200Å 두께의 산화막(도시되지않음)을 성장시킨 후 산화막 상에 감광막(도시되지 않음)을 도포하고 사진전사공정으로 nLDMOS 소자와 nMOS 소자의 경우 n+ 소스/드레인 영역을 정의한다. 노출된 부분의 실리콘 소자영역(3)에 비소(As) 이온을 주입하여 n+ 불순물에 의한 nLDMOS 소자와 nMOS 소자의 소스/드레인(17a 및 17b)을 각각 형성한다. 이때 nLDMOS 소자의 소스/드레인(17a)은 p웰(8) 내의 일부분에 형성되고, nMOS 소자의 소스/드레인(17b)은 p웰(9) 내의 일부분에 형성된다.Referring to FIG. 2F, an oxide film (not shown) having a thickness of 100 to 200 에 is grown on the entire upper surface, and then a photosensitive film (not shown) is coated on the oxide film, and n + source for nLDMOS device and nMOS device by photo transfer process. Define the / drain area. Arsenic (As) ions are implanted into the exposed silicon element region 3 to form nLDMOS elements and n / n source / drain 17a and 17b of nMOS elements, respectively. The source / drain 17a of the nLDMOS device is then formed in a portion within the p well 8, and the source / drain 17b of the nMOS device is formed in a portion within the p well 9.
감광막을 제거하고 캐패시터의 절연막을 형성하기 위해 300 내지 600Å 두께의 저온산화막(18) 및 약 2000Å 두께의 2차 다결정실리콘막(19)을 순차적으로 형성하고 2차 다결정실리콘막(19)에 POCl3을 도핑한다. 2차 다결정실리콘막(19) 상에 감광막(도시되지 않음)을 도포하고 사진전사 및 식각공정으로 2차 다결정실리콘막(19)을 패터닝하여 캐패시터의 상부전극(19)을 형성한다. 이어서 감광막을 제거하고 900℃의 온도에서 열처리한다.In order to remove the photoresist and form an insulating film of the capacitor, a low temperature oxide film 18 having a thickness of 300 to 600 kPa and a secondary polysilicon film 19 having a thickness of about 2000 kPa are sequentially formed, and POCl 3 is formed on the secondary polysilicon film 19. Doping A photoresist film (not shown) is applied on the secondary polysilicon film 19, and the second polycrystalline silicon film 19 is patterned by photolithography and etching to form the upper electrode 19 of the capacitor. The photoresist film is then removed and heat treated at a temperature of 900 ° C.
도 2g를 참조하면, 전체 상부면에 6000Å 두께의 층간절연막(20)을 저온에서 증착시킨다. 여기서 층간절연막(20)은 1500Å 두께의 TEOS 산화막과 4500Å 두께의 BPSG(boron phosphorus silicate glass)막으로 형성한다.Referring to FIG. 2G, an interlayer insulating film 20 having a thickness of 6000 에 is deposited on the entire upper surface at a low temperature. The interlayer insulating film 20 is formed of a TEOS oxide film having a thickness of 1500 mV and a boron phosphorus silicate glass (BPSG) film having a thickness of 4500 mV.
층간절연막(20) 상에 감광막(도시되지 않음)을 도포하고 콘택 마스크를 사용한 사진전사공정으로 감광막을 패터닝하고, 패터닝된 감광막을 식각 마스크로 사용한 건식식각 공정으로 층간절연막(20)을 식각하여 고전압 LDMOS 소자의 n+ 소스/드레인(17a)이 노출되는 콘택홀(21a), nMOS 소자의 n+ 소스/드레인(17b)이 노출되는콘택홀(21b), 하부전극(14c)이 노출되는 콘택홀(21c) 및 상부전극(19)이 노출되는 콘택홀(21d)을 각각 형성한다.Applying a photosensitive film (not shown) on the interlayer insulating film 20, patterning the photosensitive film by a photo transfer process using a contact mask, and etching the interlayer insulating film 20 by a dry etching process using the patterned photosensitive film as an etching mask to high voltage A contact hole 21a exposing the n + source / drain 17a of the LDMOS device, a contact hole 21b exposing the n + source / drain 17b of the nMOS device, and a contact hole 21c exposing the lower electrode 14c. And the contact hole 21d through which the upper electrode 19 is exposed, respectively.
이어서 감광막을 제거하고 950℃의 온도 및 N2가스 분위기에서 열처리한 다음 콘택홀(21a, 21b, 21c, 21d)이 매립되도록 전체 상부면에 금속층을 형성하고, 금속층을 사진전사 및 식각공정으로 패터닝한 후 감광막을 제거하면 고전압 LDMOS 소자의 소오스 전극(22a)과 드레인 전극(22b), nMOS 소자의 소오스 전극(22c)과 드레인 전극(22d)이 형성되는 동시에 각 소자의 게이트 금속 전극(도시되지 않음)들이 형성되며, 수동소자인 캐패시터의 하부 금속전극(22e)과 상부 금속전극(22f)이 각각 형성된다.Subsequently, the photoresist film was removed and heat-treated at a temperature of 950 ° C. and an N 2 gas atmosphere. Then, a metal layer was formed on the entire upper surface of the contact holes 21a, 21b, 21c, and 21d, and the metal layer was patterned by photo transfer and etching. After the photoresist film is removed, the source electrode 22a and the drain electrode 22b of the high voltage LDMOS device are formed, and the source electrode 22c and the drain electrode 22d of the nMOS device are formed and the gate metal electrode of each device (not shown). Are formed, and the lower metal electrode 22e and the upper metal electrode 22f of the capacitor which are passive elements are formed, respectively.
마지막으로 금속을 열처리하면 본 발명에서 제시한 바와 같이 고전압 및 저전압 소자를 포함하는 반도체 소자가 제작된다.Finally, when the metal is heat-treated, a semiconductor device including a high voltage and a low voltage device is manufactured as described in the present invention.
상기한 바와 같이 본 발명은 고전압 소자, 저전압 소자, 캐패시터를 포함하는 반도체 소자를 SOI 기판에 제조하는 방법을 제공한다. 고전압 소자의 경우 n 표류영역을 형성시킨 후 채널형성을 위해 p 웰을 측면으로 확산시켜 채널길이를 조절하며, 다결정실리콘막으로 이루어진 게이트 전극의 길이, n 표류영역 및 p 웰의 불순물 농도 분포, 소자 구조 등을 최적화시키는 것이 중요하다. 그리고 서브마이론급 저전압 소자의 경우 p웰의 불순물 농도 등을 최적화하기 위해 이온주입 조건 및 열처리 온도 등이 중요하다. 여기서 고전압 및 저전압 소자에서 소스와 드레인은 모두 p웰 내에 각각 형성되므로 SOI 기판의 실리콘 소자영역의 두께를 고려하여공정을 최적화하여야 한다.As described above, the present invention provides a method of manufacturing a semiconductor device including a high voltage device, a low voltage device, and a capacitor on an SOI substrate. In the case of the high voltage device, after the n-drift region is formed, the p-well is diffused to the side to form the channel to control the channel length.The length of the gate electrode made of the polysilicon film, the n-drift region and the impurity concentration distribution of the p-well, It is important to optimize the structure and so on. In the case of submicron low voltage devices, ion implantation conditions and heat treatment temperatures are important for optimizing impurity concentration of p wells. In the high and low voltage devices, both the source and the drain are formed in the p well, so the process should be optimized in consideration of the thickness of the silicon device region of the SOI substrate.
또한, 트렌치형 캐패시터의 경우 고전압 및 저전압 소자의 집적화를 위한 소자격리 공정에서 캐패시터 형성을 위한 트렌치를 형성하는데, 이때 트렌치 간의 폭을 후속 산화막 성장 및 식각 공정을 고려하여 최적화하는 것이 중요한 기술적 과제이다.In addition, in the case of trench type capacitors, a trench for forming a capacitor is formed in a device isolation process for integrating high voltage and low voltage devices. In this case, it is important to optimize the width between trenches in consideration of subsequent oxide growth and etching processes.
상술한 바와 같이 본 발명은 고전압 소자, 저전압 소자, 캐패시터를 포함하는 반도체 소자를 SOI 기판에 제조하는 방법을 제공한다. 고전압 소자 및 저전압 소자의 소스 및 드레인을 SOI 기판의 실리콘 소자영역에 형성된 웰영역 내에 형성하여 서브마이크론급 아날로그 CMOS 소자의 제조 공정과 호완성을 갖도록 하며, 캐패시터를 트렌치 구조로 형성하여 단위 면적당 높은 캐패시턴스를 얻을 수 있도록 한다. 본 발명에서는 고전압 및 저전압 소자의 집적화를 위한 소자격리 공정에서 캐패시터 형성을 위한 트렌치를 형성함으로써 공정이 간편해진다.As described above, the present invention provides a method for manufacturing a semiconductor device including a high voltage device, a low voltage device, and a capacitor on an SOI substrate. The source and drain of the high voltage device and the low voltage device are formed in the well region formed in the silicon device region of the SOI substrate to have compatibility with the manufacturing process of the submicron analog CMOS device, and the capacitor is formed in the trench structure to form high capacitance per unit area. To get. In the present invention, the process is simplified by forming a trench for forming a capacitor in the device isolation process for the integration of high voltage and low voltage devices.
본 발명은 무기 ELD의 픽셀 및 구동회로(IC)의 제조 분야에 적용되며, 공정의 미세화 및 최적화를 통해 디스플레이의 픽셀 해상도를 높일 수 있다. 그 밖에 SOI 기판을 사용하는 고전압, 고속 및 고성능이 요구되는 각종 구동회로(IC) 소자에도 광범위하게 사용될 수 있다.The present invention is applied to the manufacturing field of the pixel and driving circuit (IC) of the inorganic ELD, it is possible to increase the pixel resolution of the display through the refinement and optimization of the process. In addition, it can be widely used in various driving circuit (IC) devices requiring high voltage, high speed, and high performance using an SOI substrate.
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09237841A (en) * | 1996-02-29 | 1997-09-09 | Toshiba Corp | Semiconductor device and its manufacture |
| US20020024091A1 (en) * | 1999-06-30 | 2002-02-28 | Mo Brian S. | Trench structure substantially filled with high-conductivity material |
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