KR100412422B1 - Method for manufacturing spacer of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 스페이서 제조 방법에 관한 것으로, 특히 본 발명은 반도체 기판의 하부 구조물에 패턴을 형성하고, 패턴이 있는 구조물 전체에 원자막 증착 공정으로 Ta-N층을 1차로 형성하고, Ta-N층 상부에 원자막 증착 공정으로 TaON 또는 Ta2O5층을 2차로 형성하고, TaON 또는 Ta2O5층 상부에 열처리 공정을 실시하여 Ta-N층이 결정화되어 Ta2O5층으로 변형시킨 후에, Ta2O5층을 건식 식각해서 패턴의 측벽에 스페이서를 형성한다. 그러므로, 본 발명은 Ta2O5 물질에 의해 패턴 사이의 절연 특성이 우수하고 원자막 증착 공정에 의해 스텝 커버리지가 우수하게 증착될 뿐만 아니라 증착 물질 자체의 스트레스가 낮아지고 저온에서 증착이 가능하다. 이로 인해, 패턴의 스페이서 제조 공정시 발생되는 접합 누설의 문제점을 개선할 수 있다.The present invention relates to a method for manufacturing a spacer of a semiconductor device, and in particular, the present invention is to form a pattern on the lower structure of the semiconductor substrate, to form a Ta-N layer primarily by atomic film deposition process on the entire patterned structure, Ta After the TaON or Ta2O5 layer is formed second by atomic film deposition on the -N layer and the heat treatment is performed on the TaON or Ta2O5 layer, the Ta-N layer is crystallized and transformed into a Ta2O5 layer, followed by dry etching of the Ta2O5 layer. Thus, spacers are formed on the sidewalls of the pattern. Therefore, the present invention not only has excellent insulating properties between the patterns by the Ta2O5 material and excellent step coverage by the atomic film deposition process, but also lowers the stress of the deposition material itself and enables deposition at low temperatures. For this reason, the problem of the junction leakage which arises in the spacer manufacturing process of a pattern can be improved.
Description
본 발명은 반도체 제조방법에 관한 것으로서, 특히 원자막 증착(Atom Layer Deposition) 공정으로 절연 특성이 우수하고 스트레스가 낮고 저온에서 증착이 가능한 반도체 소자의 스페이서 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor, and more particularly, to a method of manufacturing a spacer of a semiconductor device having excellent insulation properties, low stress, and low temperature deposition by an atomic layer deposition process.
종래 디자인 룰이 큰 반도체 소자에서는 패턴(워드라인, 비트라인 등)의 측벽에 스페이서를 산화막으로 사용하였는데, 반도체 소자의 고집적화에 따라 식각 선택성이 우수한 질화막으로 대체되었다. 이는 패턴 사이의 간격이 좁아져 스페이서 박막을 얇게 증착하면서도 우수한 스텝 커버리지가 요구되고 또한 얇은 박막에서도 패턴 사이의 절연 특성을 높이는데 산화막보다 질화막이 더 좋기때문이다.In a semiconductor device having a large design rule, a spacer is used as an oxide film on a sidewall of a pattern (word line, bit line, etc.). As a result of high integration of a semiconductor device, a nitride film having excellent etching selectivity has been replaced. This is because the gap between the patterns is narrowed, so that a thin step of depositing spacer thin films is required and excellent step coverage is also required.
하지만, 현재 퍼니스(furnace type)에서 증착되는 질화막은 높은 스트레스와 써멀 버젯(thermal budget)을 야기시켜 접합 특성이 저하되어 결국 DRAM의 리프레쉬 특성을 떨어뜨리는 문제점이 있었다.However, currently, nitride films deposited in a furnace (furnace type) cause high stress and thermal budget, resulting in a decrease in bonding characteristics, which in turn lowers the refresh characteristics of DRAM.
도 1a 내지 도 1d는 종래 기술의 반도체 소자의 스페이서를 산화막 또는 질화막으로 했을 경우 발생되는 문제점들을 나타낸 도면들이다.1A to 1D illustrate problems caused when a spacer of a semiconductor device of the prior art is an oxide film or a nitride film.
도 1a는 질화막으로 스페이서를 형성했을 경우(△)와 산화막 및 질화막으로스페이서를 형성했을 경우(○) 각각의 접합 누설 특성을 나타낸 것이다. 도 1a의 그래프를 보면, 질화막 단독으로 스페이서를 형성했을 때(△)보다 질화막 아래 산화막을 증착해서 스페이서를 했을 때(○)가 반도체 소자의 접합 특성이 우수함을 알 수 있다.Fig. 1A shows the junction leakage characteristics of the case where a spacer is formed of a nitride film (Δ) and the spacer is formed of an oxide film and a nitride film (○). Referring to the graph of FIG. 1A, it can be seen that the bonding characteristics of the semiconductor device are superior when the spacer is formed by depositing an oxide film under the nitride film (Δ) than when the spacer is formed by the nitride film alone (Δ).
도 1b는 질화막으로 스페이서를 형성했을 경우(▲)와 산화막 및 질화막으로 스페이서를 형성했을 경우(□) 각각의 스트레스 특성을 나타낸 것이다. 도 1b의 그래프를 보면, 산화막 및 질화막으로 스페이서를 형성했을 경우(□)가 질화막 단독으로 스페이서를 형성했을 경우(▲)보다 스트레스 특성이 낮음을 알 수 있다.FIG. 1B shows the stress characteristics of the case where the spacer is formed of the nitride film (▲) and the case of the spacer is formed of the oxide film and the nitride film (□). Referring to the graph of FIG. 1B, it can be seen that the stress characteristic is lower when the spacer is formed of the oxide film and the nitride film (□) than when the spacer is formed by the nitride film alone (▲).
이러한 도 1a 및 도 1b의 결과는 질화막 아래에 있는 산화막이 질화막의 스트레스를 완화하였기 때문에 질화막 및 산화막으로 이루어진 스페이서가 접합 누설 특성이 우수한 것이다.The results of FIGS. 1A and 1B show that the spacer formed of the nitride film and the oxide film has excellent junction leakage characteristics because the oxide film under the nitride film has relieved stress of the nitride film.
그러나, 이와 같은 질화막 및 산화막 구조의 스페이서는 적정 두께이상의 산화막을 요구하기 때문에 점점 고집적화된 반도체 소자에서는 배선 사이의 공간 부족으로 적용하는데 어려움이 있다.However, since the spacers of the nitride film and the oxide film structure require an oxide film of an appropriate thickness or more, it is difficult to apply due to the lack of space between wirings in increasingly integrated semiconductor devices.
한편, 스페이서으로 사용되는 질화막은 증착 방법에 열에 의해 스트레스가 발생하게 되어 스텝 커버리지 특성이 나빠지게 된다.On the other hand, the nitride film used as the spacer generates stress due to heat in the deposition method, resulting in poor step coverage characteristics.
도 1c 및 도 1d는 질화막 증착 방법과 열에 따른 막의 스트레스를 나타낸 그래프들이다. 여기서, 질화막의 증착 비교 대상은 첫 번째 싱글 타입에서 LPCVD(LP)으로 증착했을 경우(▦, 진한선), 두 번째 퍼니스에서 저압(SN)으로 증착했을 경우(■, 중간선), 세 번째 플라즈마 인헨스드방식인 PECVD로 증착했을 경우(▒, 얇은선)이다.1C and 1D are graphs illustrating a stress of a film according to a nitride film deposition method and heat. Here, the deposition comparison target of the nitride film is the case of the first single type deposition by LPCVD (LP) (▦, dark line), the second furnace by low pressure (SN) deposition (■, middle line), the third plasma When deposited by enhanced PECVD (▒, thin line).
주로 퍼니스외에 싱글 타입에서 질화막을 증착했을 경우 저온에서 증착이 가능하지만, 스트레스가 퍼니스 타입과 유사하다. PECVD의 질화막 증착은 질화막의 스트레스가 인장-압축까지 조정이 가능하지만, 열에 따라 스트레스가 증가하는 문제가 있고 스텝 커버리지가 나빠지는 문제가 있었다.In the case where the nitride film is deposited in a single type, in addition to the furnace, it is possible to deposit at low temperatures, but the stress is similar to that of the furnace type. In nitride deposition of PECVD, the stress of the nitride film can be adjusted to tensile-compression, but there is a problem that stress increases with heat and the step coverage becomes worse.
그러므로, 종래 기술은 반도체 소자의 패턴 측벽에 있는 스페이서으로 질화막 또는 산화막을 사용하는데 한계가 있었다. 향후, 질화막 또는 산화막의 역할을 대신할 수 있는 스페이서용 절연막의 대체가 시급한 실정이다.Therefore, the prior art has a limitation in using a nitride film or an oxide film as a spacer on a pattern sidewall of a semiconductor device. In the future, it is urgent to replace the spacer insulating film that can take the role of a nitride film or an oxide film.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 2차의 원자막 증착 공정으로 Ta-N층과 TaON/Ta2O5층을 형성하고 추후 열처리 공정으로 결정화된 Ta2O5층으로 패턴 측벽에 스페이서를 형성함으로써 패턴 사이의 절연 특성이 질화막 및 산화막보다 우수하고 물질 자체의 스트레스가 낮으며 저온에서 증착이 가능한 반도체 소자의 스페이서 제조 방법을 제공하는데 있다.An object of the present invention is to form a Ta-N layer and TaON / Ta2O5 layer in the secondary atomic film deposition process in order to solve the problems of the prior art as described above, and to form a spacer on the pattern sidewall with a Ta2O5 layer crystallized by a later heat treatment process The present invention provides a method for manufacturing a spacer of a semiconductor device, in which insulating properties between patterns are superior to that of a nitride film and an oxide film, low stress of the material itself, and vapor deposition at low temperature.
도 1a 내지 도 1d는 종래 기술의 반도체 소자의 스페이서를 산화막 또는 질화막으로 했을 경우 발생되는 문제점들을 나타낸 도면들,1A to 1D illustrate problems caused when a spacer of a conventional semiconductor device is an oxide film or a nitride film,
도 2는 본 발명에 따른 반도체 소자의 스페이서 제조 방법을 설명하기 위한 흐름도,2 is a flowchart illustrating a method of manufacturing a spacer of a semiconductor device according to the present invention;
도 3a 및 도 3b는 본 발명의 반도체 소자의 스페이서 제조 공정시 Ta-N층과 TaON/Ta2O5층의 원자막 증착 시퀀스를 나타낸 타이밍도,3A and 3B are timing diagrams illustrating an atomic film deposition sequence of a Ta-N layer and a TaON / Ta2O5 layer during a spacer fabrication process of a semiconductor device of the present invention;
도 4a 내지 도 4e는 본 발명의 일 실시예에 따라 게이트전극의 스페이서를 제조하는 공정을 순차적으로 나타낸 공정 순서도,4A through 4E are process flowcharts sequentially illustrating a process of manufacturing a spacer of a gate electrode according to an embodiment of the present invention;
도 5는 본 발명의 열처리 공정에 의해 결정화된 Ta2O5 스페이서의 스트레스를 나타낸 그래프.Figure 5 is a graph showing the stress of the Ta2O5 spacers crystallized by the heat treatment process of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film
104 : 게이트 전극 106 : 하드 마스크104: gate electrode 106: hard mask
108a : Ta-N층 108b : TaON/Ta2O5층108a: Ta-N layer 108b: TaON / Ta2O5 layer
108 : 결정화된 Ta2O5층 108' : 스페이서108: crystallized Ta2O5 layer 108 ': spacer
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 구조물 측벽에 스페이서를 형성하는 방법에 있어서, 반도체 기판의 하부 구조물에 패턴을 형성하는 단계와, 패턴이 있는 구조물 전체에 원자막 증착 공정으로 Ta-N층을 1차로 형성하는단계와, Ta-N층 상부에 원자막 증착 공정으로 TaON 또는 Ta2O5층을 2차로 형성하는 단계와, 결과물을 건식 식각해서 패턴의 측벽에 스페이서를 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, the present invention provides a method of forming a spacer on a sidewall of a structure of a semiconductor device, the method comprising: forming a pattern on a lower structure of a semiconductor substrate; Forming a layer first, forming a TaON or Ta2O5 layer secondary by atomic film deposition on the Ta-N layer, and forming a spacer on the sidewall of the pattern by dry etching the resultant. .
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 반도체 소자의 스페이서 제조 방법을 설명하기 위한 흐름도이다. 도 2를 참조하면, 본 발명의 스페이서는 2차에 걸친 원자막 증착 공정으로 Ta2O5층을 형성하는데, 이 공정 순서는 다음과 같다. 본 발명의 원자막 증착 공정은 1단일층/1주기(monolayer/cycle : 이하 ML/cycle라 함)에 따라 이루어진다.2 is a flowchart illustrating a method of manufacturing a spacer of a semiconductor device according to the present invention. Referring to FIG. 2, the spacer of the present invention forms a Ta 2 O 5 layer by a second atomic film deposition process, and the process sequence is as follows. The atomic film deposition process of the present invention is performed according to one monolayer / cycle (hereinafter referred to as ML / cycle).
먼저, 반도체 기판의 하부 구조물에 반도체 소자의 패턴을 형성한다.(S10)First, a pattern of a semiconductor device is formed on a lower structure of a semiconductor substrate (S10).
그리고 반도체 소자의 패턴이 있는 구조물 전체에 원자막 증착 공정으로 Ta-N층을 1차로 형성한다.(S12) 여기서 Ta-N층의 원자막 증착 공정은 1싸이클당 반응 챔버내에 TaH2F7 소스가스(precursor)를 주입하고 퍼지/배기하고 환원 가스를 주입한다. 이때, TaH2F7 소스가스에 대한 환원 가스는 NH3이다.In addition, the Ta-N layer is first formed by the atomic film deposition process on the entire structure of the semiconductor device patterned structure (S12). ), Purge / exhaust and reduce gas. At this time, the reducing gas for the TaH2F7 source gas is NH3.
상술한 Ta-N층의 원자막 증착 공정에 의해 패턴이 있는 구조물 표면에는 TaH2F7 소스가스가 흡착되고 퍼지/배기에 의해 표면 이외에 잔존하는 TaH2F7 소스가스가 퍼지/배기된다. 구조물 표면에 흡착된 TaH2F7 소스가스가 환원 가스인 NH3와 반응해서 단원자 Ta-N 본드층이 증착된다. 환원 가스인 NH3의 경우 증착 가스가 아니라 Ta 원자와 결합하여 Ta-N 본드층만 형성하기 때문에 환원 가스 주입 후에 퍼지/배기 단계를 생략할 수 있다.The TaH2F7 source gas is adsorbed on the surface of the patterned structure by the above-described atomic film deposition process of the Ta-N layer, and the remaining TaH2F7 source gas other than the surface is purged / exhausted by the purge / exhaust. The TaH2F7 source gas adsorbed on the surface of the structure reacts with NH3, the reducing gas, to deposit a monoatomic Ta-N bond layer. In the case of NH 3, which is a reducing gas, the purge / exhaust step may be omitted after the reduction gas injection because only the Ta—N bond layer is formed by bonding with Ta atoms, not the deposition gas.
그 다음 Ta-N 본드층 상부에 원자막 증착 공정으로 TaON 또는 Ta2O5층을 2차로 형성한다.(S14) 여기서 TaON 또는 Ta2O5층의 원자막 증착 공정은 1싸이클당 반응 챔버에 TaH2F7 소스가스 주입, 퍼지/배기, 산화 또는 환원 가스 주입, 퍼지/배기를 순차적으로 진행된다. 이때, 산화 가스는 O2, O3, NO2, NO 중에서 어느 하나이고 환원 가스는 NH3 가스이다.Next, a TaON or Ta2O5 layer is secondarily formed on the Ta-N bond layer by an atomic film deposition process. (S14) Here, the TaON or Ta2O5 layer atomic film deposition process involves injecting and purging a TaH2F7 source gas into the reaction chamber per cycle. / Exhaust, oxidizing or reducing gas injection, purge / exhaust proceeds sequentially. At this time, the oxidizing gas is any one of O2, O3, NO2, NO and the reducing gas is NH3 gas.
이에 따라 상술한 TaON 또는 Ta2O5층의 원자막 증착 공정에 의해 Ta-N 본드층 상부 표면에는 TaH2F7 소스가스가 흡착되고 퍼지/배기에 의해 표면 이외에 잔존하는 TaH2F7 소스가스가 퍼지/배기된다. Ta-N층 표면에 흡착된 TaH2F7 소스가스가 산화 또는 환원 가스인 O2/NH3+O2와 반응해서 단원자의 TaON 또는 Ta2O5층이 증착되고 나머지 반응 부산물은 탈착된다. 그리고나서, 퍼지 또는 배기 싸이클에 의해 반응 챔버의 기상에 잔존하는 TaH2F7 소스 가스, 반산화 또는 환원 가스가 제거되고 물리흡착되어 있는 반응 부산물이 탈착된다.Accordingly, TaH2F7 source gas is adsorbed on the Ta-N bond layer upper surface by the above-described TaON or Ta2O5 layer atomic film deposition process, and the remaining TaH2F7 source gas other than the surface is purged / exhausted by the purge / exhaust. TaH2F7 source gas adsorbed on the surface of Ta-N layer reacts with O2 / NH3 + O2, which is an oxidizing or reducing gas, to deposit a TaON or Ta2O5 layer of monoatomic and desorbs the remaining reaction by-products. The purge or exhaust cycle then removes the TaH 2 F 7 source gas, semi-oxidized or reducing gas remaining in the gas phase of the reaction chamber and desorbs the physisorbed reaction by-products.
그 후, Ta2O5층을 건식 식각해서 반도체 소자의 패턴 측벽에 Ta2O5 단원자막으로 이루어진 스페이서가 형성된다.(S16)Thereafter, the Ta 2 O 5 layer is dry etched to form a spacer made of a Ta 2 O 5 monolayer on the pattern sidewall of the semiconductor device.
그러므로, 본 발명은 2차에 걸친 Ta-N 및 TaON/Ta2O5 원자막 증착 공정으로 스페이서를 형성하기 때문에 1싸이클당 증착되는 Ta-N층 및 TaON/Ta2O5층이 각각 단원자막으로 증착되기 때문에 스페이서의 박막 스텝 커버리지가 아주 우수하게 된다.Therefore, since the present invention forms the spacer by the Ta-N and TaON / Ta2O5 atomic film deposition process through the second step, the Ta-N layer and the TaON / Ta2O5 layer deposited per cycle are deposited as monoatomic films, respectively. Thin film step coverage is very good.
도 3a 및 도 3b는 본 발명의 반도체 소자의 스페이서 제조 공정시 Ta-N층과 TaON/Ta2O5층의 원자막 증착 시퀀스를 나타낸 타이밍도이다.3A and 3B are timing diagrams illustrating an atomic film deposition sequence of a Ta-N layer and a TaON / Ta2O5 layer during a spacer fabrication process of a semiconductor device of the present invention.
도 3a를 참조하면, Ta-N층의 원자막 증착 공정은 1싸이클당 1ML/cycle의 펄스 신호에 따라 반응 챔버에 1) TaH2F7 소스가스 주입, 2) N2 또는 Ar 퍼지/배기, 3) 환원 가스(NH3) 주입의 3단계가 순차적으로 진행된다. 이러한 시퀀스에 의해 Ta-N층의 원자막이 형성된다.Referring to Figure 3a, the atomic film deposition process of the Ta-N layer is 1) TaH2F7 source gas injection, 2) N2 or Ar purge / exhaust, 3) reducing gas in the reaction chamber according to a pulse signal of 1ML / cycle per cycle The three stages of (NH3) injection proceed sequentially. By this sequence, the atomic film of the Ta-N layer is formed.
도 3b를 참조하면, TaON 또는 Ta2O5층의 원자막 증착 공정은 1싸이클당 반응 챔버에 1) TaH2F7 소스가스 주입, 2) N2 또는 Ar 퍼지/배기, 3) 산화 또는 환원 가스(NH3+O2/O2) 주입, 4) N2 또는 Ar 퍼지/배기의 4단계가 순차적으로 진행된다.Referring to FIG. 3B, the atomic film deposition process of TaON or Ta2O5 layer is performed by 1) TaH2F7 source gas injection into the reaction chamber per cycle, 2) N2 or Ar purge / exhaust, 3) Oxidation or reducing gas (NH3 + O2 / O2). 4 steps of injection, 4) N2 or Ar purge / exhaust, are performed sequentially.
도 4a 내지 도 4e는 본 발명의 일 실시예에 따라 게이트전극의 스페이서를 제조하는 공정을 순차적으로 나타낸 공정 순서도이다.4A through 4E are process flowcharts sequentially illustrating a process of manufacturing a spacer of a gate electrode according to an exemplary embodiment of the present invention.
우선 도 4a에 도시된 바와 같이, 반도체 기판(100) 상부에 게이트 산화막(104)을 형성하고 도프트 폴리실리콘층(104a) 및 텅스텐 실리사이드층(104b)을 적층하고 그 위에 단층 또는 다층의 하드 마스크막(106)을 형성한다. 그리고 게이트 마스크를 이용한 식각 공정으로 순차 적층된 하드 마스크막(106), 텅스텐 실리사이드층(104b), 도프트 폴리실리콘층(104a) 및 게이트 산화막(102)을 패터닝한다. 이로 인해 게이트 전극(104)이 완성된다. 이후 도면에 도시되지는 않았지만, LDD 이온 주입 공정으로 반도체 기판 내에 LDD 영역을 형성할 수도 있다.First, as shown in FIG. 4A, a gate oxide film 104 is formed over the semiconductor substrate 100, and a doped polysilicon layer 104a and a tungsten silicide layer 104b are stacked and a single or multi-layer hard mask thereon. A film 106 is formed. The hard mask layer 106, the tungsten silicide layer 104b, the doped polysilicon layer 104a, and the gate oxide layer 102 that are sequentially stacked are patterned by an etching process using a gate mask. This completes the gate electrode 104. Although not shown in the drawings, an LDD region may be formed in the semiconductor substrate by an LDD ion implantation process.
그리고 도 4b에 도시된 바와 같이, 상기 구조물 전면에 원자막 증착 공정을 실시하여 Ta-N층(108a)을 1차로 형성한다. 여기서 Ta-N층의 원자막 증착 공정은도 3a의 1싸이클에 따라 TaH2F7 소스가스 주입→ 퍼지/배기→ 환원 가스 주입의 3단계로 진행한다. 이때, TaH2F7 소스가스에 대한 환원 가스는 NH3이다.As shown in FIG. 4B, the Ta-N layer 108a is primarily formed by performing an atomic film deposition process on the entire surface of the structure. Here, the atomic film deposition process of the Ta-N layer proceeds to three steps of injection of TaH 2 F 7 source gas → purge / exhaust → reduction gas according to cycle 1 of FIG. 3A. At this time, the reducing gas for the TaH2F7 source gas is NH3.
한편, Ta-N층의 원자막 증착 공정 조건은 반응 챔버내 온도를 250℃∼450℃ 또는 간접 가열 방식으로 반응 챔버의 온도를 250℃∼700℃, 압력을 0.1Torr∼50Torr로 진행하는 것이 바람직하다.On the other hand, in the atomic film deposition process conditions of the Ta-N layer, it is preferable that the temperature of the reaction chamber be 250 ° C to 450 ° C or indirect heating to 250 ° C to 700 ° C and the pressure to 0.1 Torr to 50Torr. Do.
그 다음 도 4c에 도시된 바와 같이, Ta-N층(108a) 상부에 원자막 증착 공정으로 TaON 또는 Ta2O5층(108b)을 2차로 형성한다. 여기서 TaON 또는 Ta2O5층의 원자막 증착 공정은 도 3b의 1싸이클에 따라 TaH2F7 소스가스 주입→ 퍼지/배기→ 산화/환원 가스 주입→ 퍼지/배기의 4단계로 진행한다. 이때, 산화 가스는 O2, O3, NO2, NO 중에서 어느 하나이고 환원 가스는 NH3 가스이다. 한편, TaON 또는 Ta2O5층의 원자막 증착 공정은 반응 챔버내 온도를 250℃∼450℃ 또는 간접 가열방식으로 반응 챔버의 온도를 250℃∼700℃, 압력을 0.1Torr∼50Torr로 진행하는 것이 바람직하다.Next, as shown in FIG. 4C, a TaON or Ta 2 O 5 layer 108b is secondarily formed on the Ta—N layer 108a by an atomic film deposition process. Here, the atomic film deposition process of the TaON or Ta2O5 layer is performed in the four steps of TaH2F7 source gas injection → purge / exhaust → oxidation / reduction gas injection → purge / exhaust according to one cycle of FIG. 3B. At this time, the oxidizing gas is any one of O2, O3, NO2, NO and the reducing gas is NH3 gas. On the other hand, in the atomic film deposition process of the TaON or Ta2O5 layer, it is preferable that the temperature of the reaction chamber be 250 ° C to 450 ° C or indirect heating to 250 ° C to 700 ° C and the pressure to 0.1 Torr to 50 Torr. .
이어서 도 4d에 도시된 바와 같이, TaON 또는 Ta2O5층(108b) 상부에 열처리 공정을 실시하여 Ta-N층(108a) 및 TaON 또는 Ta2O5층(108b)을 결정화시켜 Ta2O5층 단원자막(108)으로 변형시킨다.Then, as shown in FIG. 4D, a TaN or Ta2O5 layer 108b is subjected to a heat treatment process to crystallize the Ta-N layer 108a and the TaON or Ta2O5 layer 108b to transform into a Ta2O5 layer monolayer 108. Let's do it.
그런데, 본 발명의 열처리 공정시 TaON 또는 Ta2O5층(108b)은 박막내에 존재하는 산소(O)가 게이트 전극(104) 속으로 침투하여 텅스텐실리사이드층(104b)을 산화시킬 수 있으나, Ta-N층(108a)이 TaON 또는 Ta2O5층(108b)내에 존재하는 산소(O)와 반응하여 절연체인 Ta2O5로 변경되어 게이트 전극(104)의 산화 반응을 막는다.However, in the heat treatment process of the present invention, in the TaON or Ta2O5 layer 108b, oxygen (O) present in the thin film may penetrate into the gate electrode 104 to oxidize the tungsten silicide layer 104b, but the Ta-N layer 108a reacts with oxygen (O) present in the TaON or Ta2O5 layer 108b to change to Ta2O5, which is an insulator, to prevent oxidation of the gate electrode 104.
그리고나서 도 4e에 도시된 바와 같이, Ta2O5층 단원자막(108)을 건식 식각해서 게이트 전극의 양측벽에 Ta2O5 단원자막으로 이루어진 스페이서(108')을 형성한다.Then, as shown in FIG. 4E, the Ta 2 O 5 layer monolayer 108 is dry etched to form spacers 108 ′ formed of Ta 2 O 5 monolayers on both sidewalls of the gate electrode.
본 발명의 제조 공정시 Ta-N층 및 TaON/Ta2O5층의 원자막 증착 공정시 반응 챔버에 제공되는 Ta 성분의 화학증기는 TaH2F7 소스가스를 MFC(Mass Flow Controller)와 같은 유량 조절기를 통해 정량된 양을 증발기 또는 증발관으로 공급한 다음 일정량을 증발시켜서 얻을 수 있다.The chemical vapor of Ta component provided to the reaction chamber in the atomic film deposition process of the Ta-N layer and the TaON / Ta2O5 layer in the manufacturing process of the present invention is quantified through a flow controller such as a MFC (Mass Flow Controller) for the TaH2F7 source gas. The amount can be obtained by feeding the evaporator or the evaporation tube and then evaporating a certain amount.
도 5는 본 발명의 열처리 공정에 의해 결정화된 Ta2O5 스페이서의 스트레스를 나타낸 그래프이다. 도 5를 참조하면, 본 발명에 따라 2차에 걸친 Ta-N층과 TaON/Ta2O5층의 각각 단원자막은 후속 열처리 공정에 의해 결정화된 Ta2O5층으로 변형되는데, 열처리 온도가 600℃이상 높을수록 Ta2O5층의 스트레스가 낮아지게 된다. 이로 인해, 본 발명의 Ta2O5 스페이서의 스트레스는 1E-10 dyne/㎠이하를 갖는다.5 is a graph showing the stress of the Ta2O5 spacer crystallized by the heat treatment process of the present invention. Referring to FIG. 5, in accordance with the present invention, the monoatomic films of the Ta-N layer and the TaON / Ta2O5 layer, respectively, are transformed into a Ta2O5 layer crystallized by a subsequent heat treatment process. As the heat treatment temperature is higher than 600 ° C., Ta2O5 The stress on the floor is lowered. For this reason, the stress of the Ta2O5 spacer of this invention has 1E-10 dyne / cm <2> or less.
상기한 바와 같이 본 발명은, 2차의 원자막 증착 공정으로 Ta-N층과 TaON/Ta2O5층을 형성하고 열처리 공정으로 결정화된 Ta2O5 단원자막을 형성하고 건식 식각으로 Ta2O5 단원자막을 식각해서 패턴 측벽에 스페이서를 형성한다.As described above, in the present invention, a Ta-N layer and a TaON / Ta2O5 layer are formed by a secondary atomic film deposition process, a Ta2O5 monolayer is crystallized by a heat treatment process, and the Ta2O5 monolayer is etched by dry etching to pattern sidewalls. Form spacers in the
그러므로, 본 발명은 Ta2O5 물질에 의해 패턴 사이의 절연 특성이 우수하고 원자막 증착 공정에 의해 스텝 커버리지가 우수하게 증착될 뿐만 아니라 증착 물질자체의 스트레스가 낮아지고 저온에서 증착이 가능하다. 이로 인해, 패턴의 스페이서 제조 공정시 발생되는 접합 누설의 문제점을 개선할 수 있으며 종래 스페이서의 물질로 산화막 또는 질화막을 Ta2O5 물질로 대체할 수 있다.Therefore, the present invention not only has excellent insulating properties between the patterns by the Ta2O5 material and excellent step coverage by the atomic film deposition process, but also lowers the stress of the deposition material itself and enables deposition at low temperatures. As a result, the problem of junction leakage occurring during the spacer manufacturing process of the pattern can be improved, and the oxide film or the nitride film can be replaced with the Ta2O5 material by the material of the conventional spacer.
게다가 본 발명은 Ta2O5 스페이서를 위한 원자막 증착 공정시 Ta-N층을 사용하기 때문에 후속 공정에 의한 패턴의 측면 산화를 방지할 수 있다.In addition, since the present invention uses the Ta-N layer in the atomic film deposition process for the Ta2O5 spacer, it is possible to prevent side-side oxidation of the pattern by the subsequent process.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
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