KR100405272B1 - Quad Flat No-lead semiconductor package - Google Patents
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Abstract
제조공정을 단순화시키며, 제품의 성능의 개선할 수 있는 큐. 에프. 엔(QFN: Quad Flat No-lead) 반도체 패키지에 관해 개시한다. 이를 위해 본 발명은, (1) 반도체 칩이 접착되며 가장자리에 제1 하프에칭(half etching)부와, 제1 관통홀을 포함하는 된 칩 패드(chip pad)와, 상기 칩 패드의 외곽에서 위치하되 제2 관통홀과 제2 하프에칭부를 포함하는 리드부로 이루어진 평면일자형의 리드프레임과, (2) 상기 리드프레임의 칩패드에 에폭시(epoxy)를 이용하여 부착되는 반도체 칩(chip)과, (3) 상기 반도체 칩의 본드패드와 상기 리드프레임의 리드부를 전기적으로 연결하는 와이어(wire)와, (4) 상기 리드프레임중 칩패드의 제1 하부에칭부 및 제1 관통홀과, 상기 리드부의 제2 관통홀, 제2 에칭부를 채우고, 상부에는 커버 부착부(cover sealing portion)가 만들어지면서 리드프레임중 리드부의 위쪽에서 사각형태로 형성된 몰딩 웰(molding well)과, (5) 상기 몰딩 웰 상부의 커버 부착부에 접착제를 이용하여 부착됨으로써 하부의 반도체 칩과 와이어 및 리드를 봉합하는 커버를 구비하는 것을 특징으로 하는 큐. 에프. 엔(QFN) 반도체 패키지를 제공한다.Queues that simplify the manufacturing process and improve product performance. F. A quad flat no-lead (QFN) semiconductor package is disclosed. To this end, the present invention, (1) the semiconductor chip is bonded to the chip half (chip pad) including a first half etching (half etching) portion, the first through-hole on the edge, and positioned in the outer peripheral of the chip pad However, a planar straight lead frame comprising a lead portion including a second through hole and a second half etching portion, (2) a semiconductor chip attached to the chip pad of the lead frame using epoxy, and ( 3) a wire electrically connecting the bond pad of the semiconductor chip and the lead portion of the lead frame, (4) a first lower etching portion and a first through hole of the chip pad of the lead frame, and the lead portion A molding well filled with a second through hole, a second etching portion, a cover sealing portion formed thereon, and a rectangular well formed in a rectangular shape on the upper side of the lead portion of the lead frame; and (5) an upper portion of the molding well. Use adhesive to cover attachment part of Whereby a queue characterized in that a cover for sealing the bottom of the semiconductor chip and the wire and the lead. F. Provides QN semiconductor package.
Description
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 큐.에프.엔(QFN: Quad Flat Non-lead) 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a quad flat non-lead (QFN) semiconductor package.
최근들어 개인용 컴퓨터, 셀룰러 폰, 캠코더와 같은 전자제품군은 제품의 크기는 소형화를 추구하면서, 내부에서 수행하는 처리용량은 대용량화를 추구하고 있다. 이에 따라 반도체 패키지에 있어서도, 크기는 작으면서 대용량이고, 빠른 처리속도에도 적합한 형태의 반도체 패키지가 절실히 요구된다. 이에 따라, 반도체 패키지의 개발 방향은, 종래의 DIP(Dual In-Line) 패키지와 같은 삽입실장형에서, 표면실장형인 QFN(Quad Flat Non-lead), TSOP(Thin Small Out-line Package), TQFP(Thin Quad Flat Package), BGA(Ball Grid Array)로 급속히 전환되고 있다.Recently, electronic product groups such as personal computers, cellular phones, and camcorders have been pursuing miniaturization of the size of the product, while pursuing the internal processing capacity. Accordingly, also in the semiconductor package, there is an urgent need for a semiconductor package having a small size, a large capacity, and a type suitable for a high processing speed. Accordingly, the development direction of the semiconductor package is a surface mount type quad flat non-lead (QFN), thin small out-line package (TSOP), or TQFP in an insert-mount type such as a conventional dual in-line (DIP) package. (Thin Quad Flat Package) and BGA (Ball Grid Array) are rapidly changing.
상기 표면실장형 패키지중 QFN 패키지는 일반적인 반도체 패키지와 같이 리드프레임을 사용하면서도 반도체 패키지의 크기와 무게를 현저하게 줄일 수 있으며 또한 높은 품질과 신뢰도를 얻을 수 있기 때문에 주목을 받고 있는 반도체 패키지이다.Among the surface mount packages, the QFN package is a semiconductor package that is attracting attention because it can significantly reduce the size and weight of the semiconductor package and obtain high quality and reliability while using a lead frame like a general semiconductor package.
도 1은 종래기술에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 몰딩 공정을 보여주는 단면도이다.1 is a queue according to the prior art. F. A cross-sectional view illustrating a molding process of a QFN semiconductor package.
도 1을 참조하면, 도면에서 참조부호 10은 몰드장비의 상부 몰드(top mold)를 가리키고, 20은 하부 몰드(bottom mold)를, 30은 봉합수지(EMC: Epoxy Mold Compound)가 액상으로 흘러들어가 경화됨으로써 몰딩부가 형성되는 캐비티(cavity)를 가리키고, 40은 리드프레임을, 50은 리드프레임중 칩 패드를 각각 가리킨다.Referring to FIG. 1, reference numeral 10 in the drawing denotes a top mold of a mold apparatus, 20 denotes a bottom mold, and 30 denotes an epoxy mold compound (EMC). A cavity indicates a cavity in which a molding part is formed, and 40 indicates a lead frame and 50 indicates a chip pad of the lead frame.
도 2를 참조하면, 몰딩이 완료된 리드프레임에 칩(60)을 접착하고, 와이어 본딩을 수행한 후, 접착제(미도시)를 사용하여 몰딩부(30')와 커버(70)를 봉합하는 공정을 도시하였다.Referring to FIG. 2, after bonding the chip 60 to the lead frame in which the molding is completed and performing wire bonding, a process of sealing the molding part 30 ′ and the cover 70 using an adhesive (not shown) is performed. Is shown.
그러나, 종래기술에 의한 QFN 반도체 패키지는 다음과 같은 문제점이 있다.However, the QFN semiconductor package according to the prior art has the following problems.
첫째, 몰딩공정을 수행할 때에 오직 하부몰드(20)에 의한 캐비티(30) 공간이 생기기 때문에 와이어 본딩이 되는 부분(A)을 상부 및 하부 몰드(10, 20)에서 확실히 눌러서 클랭핑(Clamping)할 수 없게 된다. 따라서 봉합수지(EMC)가 주입될 때에 와이어 본딩이 되는 부분(A), 즉 리드프레임(40) 표면에 레진(resin)이 스며들어서 와이어 본딩이 제대로 되지 않는 문제점이 있다. 이러한 문제를 개선하기 위해서는 디플레시(deflash)공정 및 추가 도금 공정을 수행해야 하는데 이것은 공정을 복잡하게 만들고, 고가의 제조비용이 소요되게 된다.First, since the cavity 30 is formed by the lower mold 20 only when the molding process is carried out, the wire bonding portion A is firmly pressed from the upper and lower molds 10 and 20 to be clamped. You will not be able to. Therefore, when the suture resin (EMC) is injected, the resin (A resin) is infiltrated into the portion A, ie, the surface of the lead frame 40, which becomes the wire bonding, the wire bonding is not properly. To solve this problem, a deflash process and an additional plating process have to be performed, which complicates the process and requires expensive manufacturing costs.
참고로, 디플레시 공정은 와이어 본딩이 되는 부분으로 흘러나와 굳어진 레진(resin)을 화학약품등에 침수(dipping in chemical)시켜 제거하는 공정이며, 도금공정은 리드프레임의 원래 재질(Cu합금)에서는 와이이 본딩이 되지 않기 때문에 이 부분(A)에 은(Ag)를 추가로 도금하는 공정이다.For reference, the deflecting process is a process of dipping in hardened resin by dipping in chemical into the wire bonding part, and the plating process is performed in the original material of the lead frame (Cu alloy). Since bonding is not performed, it is the process of plating silver (Ag) further on this part (A).
둘째, 몰딩부(30')와 커버(70)를 접착제를 사용하여 부착할 때에 접착제가 도포되는 표면적이 평면이기 때문에 접착강도를 높일 수 없다.Second, when the molding part 30 ′ and the cover 70 are attached by using an adhesive, the adhesive strength cannot be increased because the surface area where the adhesive is applied is flat.
셋째, 일반적으로 EMC로 만들어지는 몰딩부는 세라막(ceramic)보다 리드프레임과의 접착강도가 떨어지게 된다. 이러한 리드프레임과 몰딩부와의 접착강도를 높이는 점에서 개선의 여지를 필요로 하고 있다.Third, the molding part generally made of EMC has a lower adhesive strength with the lead frame than the ceramic. In order to increase the adhesive strength between the lead frame and the molding part, there is a need for room for improvement.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선함과 동시에 제조공정을 단순화시키고, 제조원가를 낮추고, 반도체 패키지의 성능을 개선할 수 있는 큐. 에프. 엔(QFN) 반도체 패키지를 제공하는데 있다.The technical problem to be achieved by the present invention is to improve the problems of the prior art described above while simplifying the manufacturing process, lowering the manufacturing cost, the queue that can improve the performance of the semiconductor package. F. To provide a QFN semiconductor package.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 큐. 에프. 엔(QFN) 반도체 패키지를 제조할 수 있는 제조방법을 제공하는데 있다.Another technical problem to be achieved by the present invention is the queue. F. The present invention provides a manufacturing method for manufacturing a QFN semiconductor package.
도 1 및 도 2는 종래기술에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법 및 그 문제점을 설명하기 위한 단면도 및 사시도이다.1 and 2 are queues according to the prior art. F. The cross-sectional view and perspective view for demonstrating the manufacturing method of the NF semiconductor package, and its trouble.
도 3은 본 발명에 의한 큐. 에프. 엔(QFN) 반도체 패키지를 설명하기 위해 도시한 단면도이다.3 is a cue according to the present invention. F. It is sectional drawing shown for demonstrating the QFN semiconductor package.
도 4는 도3에 도시된 큐. 에프. 엔(QFN) 반도체 패키지에 들어간 리드프레임을 도시한 단면도이다.4 is a queue shown in FIG. F. It is sectional drawing which shows the lead frame which entered the QFN semiconductor package.
도 5는 도3에 도시된 큐. 에프. 엔(QFN) 반도체 패키지의 외부돌출부의 홈을 설명하기 위해 도시한 사시도이다.5 is the queue shown in FIG. F. It is a perspective view which shows the groove | channel of the outer protrusion part of a QFN semiconductor package.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100: 리드프레임, 102: 칩패드,100: lead frame, 102: chip pad,
104: 리드부, 105: 제1 관통홀,104: lead portion, 105: first through hole,
106: 제1 하프에칭부, 107: 제2 관통홀,106: first half etching portion, 107: second through hole,
108: 제2 하프에칭부, 109: 홈(groove),108: second half etching portion, 109: groove,
110: 칩, 111: 와이어 본딩부,110: chip, 111: wire bonding portion,
112: 에폭시(epoxy), 113: 외부리드부,112: epoxy, 113: external lead portion,
115: 솔더볼 부착용 랜드(land), 120: 와이어,115: land for solder ball attachment, 120: wire,
130: 몰딩웰(molding well), 132: 커버 부착부,130: molding well, 132: cover attachment portion,
140: 커버, 142: 접착제.140: cover, 142: adhesive.
상기 기술적 과제를 달성하기 위하여 본 발명은, (1) 반도체 칩이 접착되며 가장자리에 제1 하프에칭(half etching)부와, 제1 관통홀을 포함하는 된 칩 패드(chip pad)와, 상기 칩 패드의 외곽에서 위치하되 제2 관통홀과 제2 하프에칭부를 포함하는 리드부로 이루어진 평면일자형의 리드프레임과, (2) 상기 리드프레임의 칩패드에 에폭시(epoxy)를 이용하여 부착되는 반도체 칩(chip)과, (3) 상기 반도체 칩의 본드패드와 상기 리드프레임의 리드부를 전기적으로 연결하는 와이어(wire)와, (4) 상기 리드프레임중 칩패드의 제1 하부에칭부 및 제1 관통홀과, 상기 리드부의 제2 관통홀, 제2 에칭부를 채우고, 상부에는 커버 부착부(coversealing portion)가 만들어지면서 리드프레임중 리드부의 위쪽에서 사각형태로 형성된 몰딩 웰(molding well)과, (5) 상기 몰딩 웰 상부의 커버 부착부에 접착제를 이용하여 부착됨으로써 하부의 반도체 칩과 와이어을 봉합하는 커버를 구비하는 것을 특징으로 하는 큐. 에프. 엔(QFN) 반도체 패키지를 제공한다.In order to achieve the above technical problem, the present invention provides a chip pad including (1) a semiconductor chip bonded to a first half etching portion at an edge thereof, a first chip hole including a first through hole, and the chip. A planar straight lead frame positioned at an outer side of the pad, the lead frame including a second through hole and a second half-etched portion, and (2) a semiconductor chip attached to the chip pad of the lead frame by using epoxy; chip), (3) a wire electrically connecting the bond pad of the semiconductor chip and the lead portion of the lead frame, and (4) the first lower etching portion and the first through hole of the chip pad of the lead frame. And a molding well filled in the second through hole and the second etching part of the lid part, the cover well being formed in a rectangular shape on the upper part of the lead part of the lead frame with a coversealing portion formed thereon, (5) Attach the cover on top of the molding well Attached using an adhesive to thereby queue comprising the bottom of the semiconductor chip and the cover to seal wayieoeul. F. Provides QN semiconductor package.
본 발명의 바람직한 실시예에 의하면, 상기 리드프레임의 리드부는 제1 관통홀을 기준으로 와이어 본딩이 수행되는 와이어 본딩부와, 외부리드부로 구분되며, 상기 리드프레임의 리드부는 와이어 본딩이 되는 반대면에 솔더볼 부착용 랜드가 형성된 것이 적합하다.According to a preferred embodiment of the present invention, the lead portion of the lead frame is divided into a wire bonding portion for performing wire bonding based on a first through hole and an external lead portion, and the lead portion of the lead frame is opposite to the surface for wire bonding. It is suitable that the land for solder ball attachment is formed in the.
상기 리드프레임중 칩 패드의 제1 하프에칭부는 리드프레임의 상부면에서부터 하프에칭된 것이 적합하며, 상기 리드프레임중 리드부의 제2 하프에칭부는 리드프레임의 하부면에서부터 하프에칭된 것이 바람직하다.Preferably, the first half etching portion of the chip pad of the lead frame is half-etched from the upper surface of the lead frame, and the second half etching portion of the lead portion of the lead frame is half-etched from the lower surface of the lead frame.
또한, 바람직하게는 상기 제1 관통홀은 상기 제1 하프에칭부에 형성되고, 상기 제2 관통홀은 상기 제2 하프에칭부에 형성된 것이 바람직하다. 상기 리드프레임중 리드부의 외부 리드부의 일부는 상기 사각형태의 몰딩웰 외곽으로 돌출된 돌출부를 포함하는 것이 바람직하며, 상기 외부리드부의 돌출부에는 인쇄회로기판에 큐. 에프. 엔(QFN) 타입의 반도체 패키지가 부착되는 강도를 높이기 위한 홈(groove)이 있는 것이 적합하다. 상기 홈(groove)은 리드프레임의 하부면에서 형성된 홈(groove)인 것이 바람직하다.Preferably, the first through hole is formed in the first half etching portion, and the second through hole is preferably formed in the second half etching portion. A portion of the outer lead portion of the lead portion of the lead frame may include a protrusion protruding outward of the molding well of the rectangular shape, and the protrusion of the outer lead portion is queued on a printed circuit board. F. It is suitable to have a groove for increasing the strength to which the QFN type semiconductor package is attached. The groove is preferably a groove formed in the lower surface of the lead frame.
본 발명의 바람직한 실시예에 의하면, 상기 몰딩 웰의 커버 부착부는 접착제의 도포면적을 늘리기 위해 도랑(gutter)형으로 만들어진 것이 적합하고, 상기 커버는 유리를 재질로 하는 것이 적합하다.According to a preferred embodiment of the present invention, the cover attachment portion of the molding well is suitably made of a gutter type in order to increase the application area of the adhesive, and the cover is suitably made of glass.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 리드프레임중 칩패드의 제1 관통홀과 제1 하프에칭부를 채우고, 리드부의 제2 관통홀과 제2 하프에칭부를 채우면서, 리드부의 위쪽에 사각형태의 몰딩웰을 형성하는 제1 공정과, 상기 칩패드 위에 에폭시를 사용하여 반도체 칩을 접착하는 제2 공정과, 상기 반도체 칩의 본드패드와 상기 리드프레임의 리드부를 와이어로 연결하는 와이어 본딩을 수행하는 제3 공정과, 상기 몰딩웰 상부의 커버부착부에 접착제를 사용하여 커버를 부착하여 하부의 칩과 와이어 및 리드부를 봉합하는 제4 공정을 구비하는 것을 특징으로 하는 큐. 에프. 엔(QFN) 반도체 패키지 제조방법을 제공한다.In order to achieve the above technical problem, the present invention fills the first through hole and the first half etching portion of the chip pad in the lead frame, and fills the second through hole and the second half etching portion of the lead portion, A first step of forming a molding well of a shape, a second step of bonding a semiconductor chip using epoxy on the chip pad, and wire bonding connecting a bond pad of the semiconductor chip and a lead part of the lead frame to a wire And a fourth step of attaching the cover by using an adhesive to the cover attaching part of the upper part of the molding well to seal the lower chip, the wire and the lead part. F. Provided is a method of manufacturing a QFN semiconductor package.
본 발명에 따르면, 개선된 리드프레임 및 몰딩방법에 의해, 와이어 본딩부에 봉합수지에서 흘러나오는 레진이 형성되는 것을 방지하여 디플레시 공정 및 추가 도금공정을 수행하지 않아도 된다. 또한, 리드프레임을 하프 에칭시켜 에칭된 부분과 관통홀에 봉합수지를 형성시킴으로써 플라스틱 재질의 봉합수지와 리드프레임과의 접착강도를 개선할 수 있으며, 몰딩웰(molding well)의 커버부착부 구조를 도량형으로 구성함으로써 접착제가 커버부착부에 도포되는 표면적을 증대시켜 커버와 몰딩웰간의 접착강도를 높일 수 있다.According to the present invention, by the improved lead frame and molding method, it is possible to prevent the resin flowing out of the sealing resin to be formed in the wire bonding portion, thereby eliminating the need for performing the deflation process and the additional plating process. In addition, by half-etching the lead frame to form a sealing resin in the etched portion and the through hole, the adhesive strength between the plastic sealing resin and the lead frame can be improved, and the structure of the cover attachment portion of the molding well can be improved. By constructing the weight type, it is possible to increase the surface area on which the adhesive is applied to the cover attachment portion, thereby increasing the adhesive strength between the cover and the molding well.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
<구조><Structure>
도 3은 본 발명에 의한 큐. 에프. 엔(QFN) 반도체 패키지를 설명하기 위해도시한 단면도이고, 도 4는 도3에 도시된 큐. 에프. 엔(QFN) 반도체 패키지에 들어간 리드프레임을 도시한 단면도이다.3 is a cue according to the present invention. F. 4 is a cross-sectional view illustrating a NF semiconductor package, and FIG. 4 is a queue shown in FIG. F. It is sectional drawing which shows the lead frame which entered the QFN semiconductor package.
도 3 및 도 4를 참조하면, 본 발명에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 구성은, ① 반도체 칩(110)이 접착되며 가장자리에 제1 하프에칭부(106)와, 제1 관통홀(105)을 포함하는 된 칩 패드(chip pad, 102)와, 상기 칩 패드(102)의 외곽에 위치하되 제2 관통홀(107)과 제2 하프에칭부(108)를 포함하는 리드부(104)로 이루어진 평면일자형의 리드프레임(100)과, ② 상기 리드프레임(100)의 칩패드(102)에 에폭시(112))를 이용하여 부착되는 반도체 칩(110)과, ③ 상기 반도체 칩(110)의 본드패드(미도시)와 상기 리드프레임의 리드부(104), 즉 와이어 본딩부(111)를 전기적으로 연결하는 와이어(120)와, ④ 상기 리드프레임중 칩패드(102)의 제1 하부에칭부(106) 및 제1 관통홀(105)과, 상기 리드부(104)의 제2 관통홀(107), 제2 에칭부(108)를 채우고, 상부에는 커버 부착부(132)가 만들어지면서 리드프레임중 리드부(104)의 위쪽에서 사각형태로 형성된 몰딩 웰(molding well, 130)과, ⑤ 상기 몰딩 웰(130) 상부의 커버 부착부(132)에 접착제(142)를 이용하여 부착됨으로써 하부의 반도체 칩(110)과 와이어(120)를 봉합하는 커버(140)로 이루어진다.3 and 4, a queue according to the present invention. F. The QFN semiconductor package includes a chip pad 102 having a semiconductor chip 110 bonded to each other and including a first half-etching portion 106 and a first through hole 105 at an edge thereof. And a lead frame 100 having a flat linear shape which is positioned outside the chip pad 102 and includes a lead portion 104 including a second through hole 107 and a second half etching portion 108. A semiconductor chip 110 attached to the chip pad 102 of the lead frame 100 using an epoxy 112, and a bond pad (not shown) of the semiconductor chip 110 and a lead of the lead frame. The wire 104 electrically connecting the portion 104, that is, the wire bonding portion 111, and ④ the first lower etching portion 106 and the first through hole 105 of the chip pad 102 of the lead frame. The second through hole 107 and the second etching part 108 of the lead part 104 are filled, and a cover attaching part 132 is formed on the upper part of the lead part 104. Mold to form The molding well (130), and (5) seal the lower semiconductor chip (110) and the wire (120) by attaching the cover well (132) on the upper part of the molding well (130) using an adhesive (142). It consists of a cover 140.
도면에서 참조부호 115는 솔더볼 부착용 랜드(land)로서, 필요하다면 이곳에 솔더볼(미도시)을 부착하여 QFN 패키지를 BGA(Ball Grid Array)와 같은 패키지 형태로 변형이 가능하며, 와이어 본딩시에는 이곳을 통하여 와이어 본딩부(111)로 열이 전달되어 본딩 능력(bondability)을 개선시킨다. 또한 몰딩 공정에서는 상기 솔더볼 부착용 랜드(115)와 그 상부면인 와이어 본딩부(111)의 표면을 견고하게 클램핑(clamping) 함으로써, 몰딩웰(130)을 형성하는 봉합수지(EMC)로부터 와이어 본딩부(111)의 표면으로 레진(resin)이 세어 나오지 못하게 한다.In the drawing, reference numeral 115 denotes a land for solder ball attachment, and if necessary, solder balls (not shown) can be attached to the QFN package to be transformed into a package such as a ball grid array (BGA). Heat is transferred to the wire bonding unit 111 through the bonding to improve the bonding (bondability). In addition, in the molding process, the surface of the solder ball attachment land 115 and the upper surface of the wire bonding portion 111 are clamped firmly, thereby forming a wire bonding portion from an encapsulation resin (EMC) forming the molding well 130. It prevents resin from counting out on the surface of (111).
또한, 제2 관통홀(107)을 중심으로 외측부를 외부리드부(113), 내측부를 와이어 본딩부(111)로 구분하는데, 칩패드(102)의 제1 하프에칭부(106) 및 관통홀(105)과, 리드부(104)의 제2 하프에칭부(108) 및 관통홀(107)은 이 부분(105, 106, 107, 108)으로 몰딩웰(130)을 형성하는 봉합수지(EMC)가 흘러들어 경화됨으로써, 리드프레임(100)과 봉합수지의 접착 강도를 개선하는 주요한 수단이 된다.In addition, the outer part is divided into the outer lead part 113 and the inner part by the wire bonding part 111 around the second through hole 107. The first half etching part 106 and the through hole of the chip pad 102 are used. 105, the second half-etching portion 108 and the through-hole 107 of the lead portion 104 are suture resins (EMC) forming the molding well 130 with the portions 105, 106, 107, and 108. ) Flows into the hardened material, which is a major means for improving the adhesive strength between the lead frame 100 and the suture resin.
그리고, 몰딩웰(130) 상부에 있는 커버부착부(132)는, 기존에는 일자형이기 때문에 접착제(142)를 사용하여 커버(140)와 접착시킬 경우, 접착제(142)와 커버부착부(132)와 접착되는 전체 표면적이 작았다. 그러나, 본 발명에서는 이를 도랑형으로 만들기 때문에 커버부착부(132)와 접착제와 접착되는 총 표면적이 늘어남으로써 유리로 된 커버(140)와 커버부착부(132) 사이의 접착강도를 높일 수 있다.Since the cover attaching portion 132 on the upper part of the molding well 130 is conventionally straight, when the cover attaching portion 132 is adhered to the cover 140 using the adhesive 142, the adhesive 142 and the cover attaching portion 132 are formed. The total surface area to bond with was small. However, in the present invention, since the total surface area adhered to the cover attaching portion 132 and the adhesive increases, the adhesive strength between the glass cover 140 and the cover attaching portion 132 may be increased.
도 5는 도3에 도시된 큐. 에프. 엔(QFN) 반도체 패키지의 외부돌출부의 홈을 설명하기 위해 도시한 사시도이다.5 is the queue shown in FIG. F. It is a perspective view which shows the groove | channel of the outer protrusion part of a QFN semiconductor package.
도 5를 참조하면, 외부리드부(115) 중에서 일부인 돌출부(도3의 109 부분)는 위에서 보아 몰딩웰(130) 외곽으로 돌출되는데, 이곳에는 홈(groove, 109)이 구성되어 있다. 따라서, QFN 반도체 패키지를 인쇄회로기판에 실장(mounting)할 때에 홈(108)을 이용하여 부착되는 강도를 높일 수 있다. 본 도면은 홈(109)의 형태를 구체적으로 보여주기 위하여 리드프레임의 하부면이 위로 위치하도록 도시한 것이다.Referring to FIG. 5, a protrusion (109 portion in FIG. 3), which is a part of the outer lead portion 115, protrudes outward from the molding well 130 when viewed from above, where a groove 109 is formed. Therefore, when the QFN semiconductor package is mounted on the printed circuit board, the strength to be attached using the grooves 108 can be increased. In this figure, the bottom surface of the lead frame is shown to be positioned upward to specifically show the shape of the groove 109.
<제조방법><Production method>
이하, 도 3을 참조하면 본 발명에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법을 설명하기로 한다.3, a queue according to the present invention. F. A manufacturing method of a QFN semiconductor package will be described.
먼저 도 4에 도시된 것과 같은 리드프레임(100)을 준비한다. 상기 리드프레임(100)중, 칩패드(102)의 가장자리로 제1 관통홀(105), 제1 하프에칭부(106)가 형성되고, 리드부(104)에는 제2 관통홀(107) 및 제2 하프에칭부(108)가 각각 형성되어 후속공정에서 봉합수지(EMC)와 리드프레임(100)간의 접착강도를 높일 수 있도록 되어 있다.First, a lead frame 100 as shown in FIG. 4 is prepared. In the lead frame 100, a first through hole 105 and a first half etching portion 106 are formed at an edge of the chip pad 102, and the second through hole 107 is formed in the lead portion 104. The second half etching portions 108 are formed to increase the adhesive strength between the sealing resin EMC and the lead frame 100 in a subsequent process.
이어서, 상기 리드프레임(100)중 칩패드(102)의 제1 관통홀(105)과 제1 하프에칭부(106)를 채우고, 리드부(104)의 제2 관통홀(107)과 제2 하프에칭부(108)를 채우면서, 리드부(104)의 위쪽에 사각형태의 몰딩웰(130)을 형성하는 몰딩공정을 진행한다. 이때, 상기 몰딩웰(130)의 상부에는 도랑(gutter) 형태의 커버부착부(132)가 형성된다.Subsequently, the first through hole 105 and the first half etching portion 106 of the chip pad 102 are filled in the lead frame 100, and the second through hole 107 and the second portion of the lead portion 104 are filled. While filling the half etching portion 108, a molding process of forming a molding well 130 having a rectangular shape on the lead portion 104 is performed. In this case, a cover attachment part 132 having a gutter shape is formed on the molding well 130.
계속해서, 상기 칩패드(102) 위에 에폭시(112)를 사용하여 반도체 칩(110)을 칩패드(102)에 접착한다. 그 후, 상기 반도체 칩(110)의 본드패드(미도시)와 상기 리드부(104)의 와이어 본딩부(111)를 와이어(120)사용하여 전기적으로 연결하는 와이어 본딩을 수행한다.Subsequently, the semiconductor chip 110 is adhered to the chip pad 102 using the epoxy 112 on the chip pad 102. Thereafter, wire bonding is performed to electrically connect the bond pad (not shown) of the semiconductor chip 110 and the wire bonding portion 111 of the lead portion 104 using the wire 120.
마지막으로, 상기 몰딩웰(130) 상부의 커버부착부(132)에 접착제(142)를 사용하여 커버(140)를 부착하여 하부의 반도체 칩(110)과 와이어(120)를 봉합한다.그리고, 이러한 큐. 에프. 엔(QFN) 반도체 패키지의 제조공정은 스트립(strip) 단위의 리드프레임을 사용하여 진행하는데, 마지막으로 절단 공정(signulation)을 진행하여 스트립 상태에 있는 큐. 에프. 엔(QFN) 반도체 패키지를 하나씩 분리하여 돌출부의 홈(109)을 외부로 노출시켜 인쇄회로기판(PCB)에 실장시에 유리하도록 한다.Finally, the cover 140 is attached to the cover attaching part 132 on the molding well 130 using an adhesive 142 to seal the lower semiconductor chip 110 and the wire 120. These queues. F. The manufacturing process of the QFN semiconductor package is performed using a lead frame in a strip unit, and finally, a cue in a strip state by performing a signing process. F. The QFN semiconductor packages are separated one by one to expose the grooves 109 of the protrusions to the outside so as to be advantageous when mounting them on the PCB.
발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit to which the present invention belongs.
따라서, 상술한 본 발명에 따르면, 첫째, 레진이 와이어 본딩부로 스며드는 문제를 해결하여 디플래시 및 도금 공정을 추가로 수행하지 않아도 되기 때문에 공정을 단순화시키고, 이에 따른 제조원가를 절감할 수 있다.Therefore, according to the present invention described above, first, since it is not necessary to perform the de-flashing and plating process by additionally solving the problem that the resin penetrates into the wire bonding part, the process can be simplified and the manufacturing cost can be reduced accordingly.
둘째, 커버부착부의 형태을 일자형에서 도랑(gutter)형으로 개선하여 커버와 커버부착부 간의 접착 강도를 높여 큐. 에프. 엔(QFN) 반도체 패키지의 신뢰성을 개선할 수 있다.Secondly, the shape of the cover attachment part is improved from the straight to the gutter type to increase the adhesive strength between the cover and the cover attachment part. F. The reliability of the QFN semiconductor package can be improved.
셋째, 리드프레임에 하부에칭부 및 관통홀을 형성한 후, 이곳을 봉합수지로 채움으로써 리드프레임과 봉합수지간의 접착강도를 높여서 신뢰성을 개선함과 동시에, 리드프레임 하부에서는 봉합수지가 형성되지 않게 함으로써 효과적인 열방출 통로를 확보할 수 있다.Third, after forming the lower etching part and the through hole in the lead frame, fill it with the sealing resin to increase the adhesive strength between the lead frame and the sealing resin to improve the reliability, and to prevent the sealing resin from being formed under the lead frame. By doing so, an effective heat dissipation passage can be secured.
넷째, 외부리드부 중에서 돌출부에 홈(groove)을 형성하여 큐. 에프. 엔(QFN) 반도체 패키지가 인쇄회로기판에 실장될 때에 부착되는 강도를 높일 수 있다.Fourth, a groove is formed by forming a groove in the protrusion among the outer leads. F. It is possible to increase the strength to be attached when the QFN semiconductor package is mounted on a printed circuit board.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930009038A (en) * | 1991-10-17 | 1993-05-22 | 김광호 | Semiconductor device and sealing method and device |
| KR20010037249A (en) * | 1999-10-15 | 2001-05-07 | 마이클 디. 오브라이언 | Semiconductor package |
| US6281568B1 (en) * | 1998-10-21 | 2001-08-28 | Amkor Technology, Inc. | Plastic integrated circuit device package and leadframe having partially undercut leads and die pad |
| US6353257B1 (en) * | 2000-05-19 | 2002-03-05 | Siliconware Precision Industries Co., Ltd. | Semiconductor package configuration based on lead frame having recessed and shouldered portions for flash prevention |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930009038A (en) * | 1991-10-17 | 1993-05-22 | 김광호 | Semiconductor device and sealing method and device |
| US6281568B1 (en) * | 1998-10-21 | 2001-08-28 | Amkor Technology, Inc. | Plastic integrated circuit device package and leadframe having partially undercut leads and die pad |
| KR20010037249A (en) * | 1999-10-15 | 2001-05-07 | 마이클 디. 오브라이언 | Semiconductor package |
| US6353257B1 (en) * | 2000-05-19 | 2002-03-05 | Siliconware Precision Industries Co., Ltd. | Semiconductor package configuration based on lead frame having recessed and shouldered portions for flash prevention |
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