KR100405025B1 - Liquid Crystal Display - Google Patents

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KR100405025B1
KR100405025B1 KR10-2000-0079370A KR20000079370A KR100405025B1 KR 100405025 B1 KR100405025 B1 KR 100405025B1 KR 20000079370 A KR20000079370 A KR 20000079370A KR 100405025 B1 KR100405025 B1 KR 100405025B1
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박성일
권극상
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엘지.필립스 엘시디 주식회사
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Abstract

본 발명은 첫 번째 게이트 주사라인의 휘선불량을 방지하기 위한 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device for preventing the bright line defect of the first gate scanning line.

본 발명의 액정표시장치는 스토리지 캐패시터 형성을 위해 더미게이트라인을 포함하는 첫 번째 주사라인을 구성하는 액정셀에서의 제1 피드 트로우 전압이 다른 주사라인들을 구성하는 액정셀에서의 제2 피드 트로우 전압과 동일하도록 하기 위하여, 첫 번째 주사라인을 구성하는 각 액정셀의 박막트랜지스터의 게이트전극과 드레인전극의 중첩면적을 상기 다른 주사라인을 구성하는 각 액정셀의 박막트랜지스터의 게이트전극과 드레인전극의 중첩면적보다 좁게 구성하여 상기 박막트랜지스터의 기생 캐패시터를 상기 다른 주사라인에 포함된 박막트랜지스터의 기생 캐패시터에 비하여 감소시키는 것을 특징으로 한다.In the liquid crystal display of the present invention, the first feed throw voltage in the liquid crystal cell constituting the first scan line including the dummy gate line to form the storage capacitor is the second feed line in the liquid crystal cell constituting the different scan lines. In order to be equal to the low voltage, the overlapping area of the gate electrode and the drain electrode of the thin film transistor of each liquid crystal cell constituting the first scan line is the gate electrode and the drain electrode of the thin film transistor of each liquid crystal cell constituting the other scan line. The parasitic capacitor of the thin film transistor may be reduced compared to the parasitic capacitor of the thin film transistor included in the other scanning line by forming a narrower than the overlapping area of the thin film transistor.

본 발명에 의하면, 첫 번째 주사라인에 포함되는 액정셀들과 나머지 주사라인들에 포함되는 액정셀들을 다르게 설계하여 피드 트로우 전압(ΔVp) 차를 보상함으로써 실효전압(Vrms) 동등하게 충전할 수 있게 되므로 휘선불량을 방지할 수 있게 된다.According to the present invention, the liquid crystal cells included in the first scan line and the liquid crystal cells included in the remaining scan lines are designed differently, thereby compensating for the difference of the feed trough voltage ΔVp so that the effective voltage Vrms can be charged equally. As a result, it is possible to prevent the malfunction.

Description

액정표시장치{Liquid Crystal Display}Liquid Crystal Display

본 발명은 액정표시장치(Liquid Crystal Display)에 관한 것으로, 특히 첫 번째 주사라인의 휘선불량을 방지할 수 있는 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display, and more particularly, to a liquid crystal display device capable of preventing bright lines in the first scan line.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비하게 된다.Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix and a driving circuit for driving the liquid crystal panel.

실제로, 액정표시장치는 도 1에 도시된 바와 같이 게이트라인들(GL1, GL2, …)과 데이터라인들(DL1, DL2, …)이 교차하게 배열된 액정패널을 구비한다. 게이트라인들(GL1, GL2, …)과 데이터라인들(DL1, DL2, …) 사이의 셀영역에는 화소전극(8)이 마련된다. 화소전극(8)은 스위치 소자인 박막 트랜지스터(Thin Film Transistor;이하, TFT라 함)(10)의 소오스 및 드레인 전극(4, 6)을 경유하여 데이터라인들(DL1, DL2, …) 중 어느 하나에 접속되게 된다. TFT(10)의 게이트전극(4)은 화소전압신호가 1라인분씩의 화소전극들(8)에게 인가되게끔 하는 게이트라인들(GL1, GL2, …) 중 어느 하나에 접속되게 된다. TFT(10)는 게이트라인(GL1, GL2, …)에 공급되는 게이트하이전압(Vgh)에 응답하여 데이터라인(DL1, DL2,…)에 공급되는 화소전압이 해당 화소전극(8)에 충전되게 한다. 액정셀들은 해당 화소전극(8)에 공급되는 화소전압에 따라 화소전극(8)과 공통전극(도시하지 않음) 사이의 액정에 인가되는 전계에 의해 그 액정이 구동되어 광투과율을 조절함으로써 화상을 표시하게 된다. 이 경우, 액정셀들은 TFT(10)가 게이트라인(GL1, GL2, …)에 순차적으로 공급되는 게이트하이전압(Vgh)에 의해 턴-온된 때에 데이터라인(DL1, DL2, …)으로부터의 해당 화소전압을 충전하여 다시 TFT(10)가 턴-온될 때가지 충전전압을 유지하게 된다. 임의의 n번째 주사라인의 액정셀에 충전된 화소전압은 해당 화소전극(8)과 이전단 게이트라인(GLn-1)과의 중첩에 의해 형성되어진 스토리지캐패시터(12)에 의해 유지되게 된다. 프레임마다 게이트라인들(GL1,GL2, …) 각각에는 통상 해당 주사라인이 구동되는 시점, 즉 화소전극(8)에 화소전압이 인가되게 하는 1수평주기(1H) 동안에만 게이트하이전압(Vgh)이 공급되고 나머지 기간에는 게이트로우전압(Vgl)이 공급된다. 스토리지캐패시터(12)는 이전단 게이트라인(Gn-1)에 공급되는 게이트로우전압(Vgl)에 의해 현재단 화소전극(8)에 충전된 전압을 홀딩(Holding)하여 유지되게 한다. 이 경우, 첫 번째 주사라인에 포함되는 액정셀들에 스토리지캐패시터(12)를 형성하기 위하여 제1 게이트라인(GL1)의 위쪽에는 더미 게이트라인(Dummy Gate Line; DGL)이 더 형성된다. 이 더미 게이트라인(DGL)에는 상기 게이트로우전압(Vgl)에 대응되는 직류전압이 공급된다. 이에 따라, 더미 게이트라인(DGL)을 포함하는 첫 번째 주사라인의 스토리지캐패시터(12)에는 항상 직류전압이 공급되는 반면에, 이전단 게이트라인(Gn-1)을 포함하는 나머지 주사라인들의 스토리지캐패시터들(12)에는 게이트하이전압(Vgh)과 게이트로우전압(Vgl)이 공급된다. 이로 인하여, 첫 번째 주사라인을 제외한 나머지 주사라인들에서는 게이트하이전압(Vgh)이 공급되어질 때 신호간섭이 발생함으로써 첫 번째 주사라인에 포함되는 액정셀과 나머지 주사라인들에 포함되는 액정셀들에 실제적으로 충전되는 실효전압(Vrms)에 차이가 나타나게 된다. 이러한 첫 번째 주사라인과 나머지 주사라인들과의 실효전압(Vrms)의 차이는 첫 번째 주사라인이 다른 주사라인들에 비하여 밝게 보이게 되는 휘선 형태로 나타나게 된다.In fact, as shown in FIG. 1, the liquid crystal display includes a liquid crystal panel in which gate lines GL1, GL2,..., And data lines DL1, DL2,. The pixel electrode 8 is provided in the cell region between the gate lines GL1, GL2,..., And the data lines DL1, DL2,. The pixel electrode 8 is connected to any one of the data lines DL1, DL2, ... via the source and drain electrodes 4, 6 of the thin film transistor 10 (hereinafter, referred to as TFT) that is a switch element. Will be connected to one. The gate electrode 4 of the TFT 10 is connected to any one of the gate lines GL1, GL2, ..., which causes the pixel voltage signal to be applied to the pixel electrodes 8 for each line. The TFT 10 causes the pixel voltage supplied to the data lines DL1, DL2, ... to be charged in the pixel electrode 8 in response to the gate high voltage Vgh supplied to the gate lines GL1, GL2,... do. The liquid crystal cells are driven by an electric field applied to the liquid crystal between the pixel electrode 8 and the common electrode (not shown) according to the pixel voltage supplied to the corresponding pixel electrode 8 to adjust the light transmittance. Will be displayed. In this case, the liquid crystal cells are corresponding pixels from the data lines DL1, DL2, ... when the TFT 10 is turned on by the gate high voltage Vgh which is sequentially supplied to the gate lines GL1, GL2, .... The charging voltage is maintained to maintain the charging voltage until the TFT 10 is turned on again. The pixel voltage charged in the liquid crystal cell of any n-th scan line is maintained by the storage capacitor 12 formed by overlapping the pixel electrode 8 with the previous gate line GLn-1. For each frame, the gate high voltage Vgh is applied to each of the gate lines GL1, GL2,... Only during the one horizontal period 1H at which the corresponding scan line is driven, that is, the pixel voltage is applied to the pixel electrode 8. Is supplied and the gate low voltage Vgl is supplied in the remaining period. The storage capacitor 12 is held by holding the voltage charged in the pixel electrode 8 at the current end by the gate low voltage Vgl supplied to the previous gate line Gn-1. In this case, a dummy gate line DGL is further formed above the first gate line GL1 to form the storage capacitor 12 in the liquid crystal cells included in the first scan line. The dummy gate line DGL is supplied with a DC voltage corresponding to the gate low voltage Vgl. Accordingly, while the direct current voltage is always supplied to the storage capacitor 12 of the first scan line including the dummy gate line DGL, the storage capacitor of the remaining scan lines including the previous gate line Gn-1. The gate 12 is supplied with a gate high voltage Vgh and a gate low voltage Vgl. As a result, signal interference occurs when the gate high voltage Vgh is applied to the other scan lines except for the first scan line, so that the liquid crystal cell included in the first scan line and the liquid crystal cells included in the remaining scan lines are generated. Actually, the difference in the effective voltage (Vrms) is charged. The difference in the effective voltage Vrms between the first scan line and the remaining scan lines is represented by a curved line in which the first scan line is brighter than other scan lines.

상세히 하면, 액정셀들은 도 2에 도시된 바와 같은 등가회로를 가지게 된다. 도 2의 액정셀은 게이트라인(GLn), 데이터라인(DLn) 사이에 접속되어진 TFT와, TFT의 드레인단자(화소전극)와 공통전극(도시하지 않음) 사이에 접속된 액정캐패시터(Clc)와, TFT의 드레인단자(화소전극)와 이전단 게이트라인(Gn-1)에 접속된 스토리지 캐패시터(Cst)로 구성된다. 더불어, 액정셀은 TFT의 게이트단자와 소오스단자, 게이트단자와 드레인단자 사이에 중첩부분이 존재하여 각각 기생 캐패시터(Cgs, Cgd)를 갖게 됨과 아울러 소오스단자와 드레인단자 사이에 존재하는 기생저항(Rtft) 등이 포함된다. 기생저항(Rtft)은 TFT가 턴-오프되는 동안의 등가저항으로서 일정하게 고정되어 있는 것은 아니다. 액정캐패시터(Clc)는 도 3에 도시된 바와 같이 게이트라인(GLn)에 공급되는 게이트하이전압(Vgh)에 의해 TFT가 턴-온되는 기간동안(Ton) 데이터라인(DLn)으로부터 공급되는 데이터전압과 공통전압의 차전압에 해당하는 화소전압(Vlc)을 충전하고 게이트로우전압(Vgl)에 의해 TFT가 턴-오프되는 기간동안(Toff) 충전된 화소전압(Vlc)을 유지하게 된다. 이 경우, 게이트하이전압(Vgh)이 게이트로우전압(Vgl)으로 하강할 때 기생 캐패시터(Cgs, Cgd)에 의해 화소전압(Vlc)이 피드 트로우 전압(Feed Through Voltage)(ΔVp)만큼 감소하게 된다. 여기서, 피드 트로우 전압(ΔVp)은 근사적으로 다음 수학식 1과 같이 표현된다.In detail, the liquid crystal cells have an equivalent circuit as shown in FIG. 2. The liquid crystal cell of FIG. 2 includes a TFT connected between a gate line GLn and a data line DLn, and a liquid crystal capacitor Clc connected between a drain terminal (pixel electrode) and a common electrode (not shown) of the TFT. And a storage capacitor Cst connected to the drain terminal (pixel electrode) of the TFT and the previous gate line Gn-1. In addition, the liquid crystal cell has an overlapping portion between the gate terminal and the source terminal, the gate terminal, and the drain terminal of the TFT to have parasitic capacitors Cgs and Cgd, respectively, and a parasitic resistance (Rtft) between the source terminal and the drain terminal. ), And the like. The parasitic resistance Rtft is not constantly fixed as an equivalent resistance while the TFT is turned off. As shown in FIG. 3, the liquid crystal capacitor Clc is supplied with the data voltage supplied from the data line DLn during the period in which the TFT is turned on by the gate high voltage Vgh supplied to the gate line GLn. The pixel voltage Vlc corresponding to the difference voltage between the and common voltages is charged, and the charged pixel voltage Vlc is maintained during the period Toff of the TFT by the gate low voltage Vgl. In this case, when the gate high voltage Vgh falls to the gate low voltage Vgl, the pixel voltage Vlc is reduced by the feed through voltage ΔVp by the parasitic capacitors Cgs and Cgd. do. Here, the feed throw voltage ΔVp is approximately expressed by Equation 1 below.

이러한 피드 트로우 전압(ΔVp)의 크기는 첫 번째 주사라인의 액정셀과 나머지 주사라인들의 액정셀들 사이에서 소정의 차이를 가지고 있다. 이는 더미 게이트라인(DGL)을 포함하는 첫 번째 주사라인의 액정셀들에 포함되는 스토리지캐패시터에는 항상 직류전압이 공급되는 반면에 이전단 게이트라인(Gn-1)을 포함하는 나머지 주사라인들의 액정셀들에 포함되는 스토리지 캐패시터들에는 게이트하이전압(Vgh)과 게이트로우전압(Vgl)이 공급됨으로써 게이트하이전압(Vgh)이 공급되어질 때 신호간섭이 발생함에 기인한다. 이 결과, 첫 번째 주사라인에 포함되는 액정셀과 나머지 주사라인들에 포함되는 액정셀들에 충전되는 실효전압(Vrms)의 크기에 차이가 나타나게 된다. 이러한 첫 번째 주사라인과 나머지 주사라인들과의 실효전압(Vrms)의 차는 첫 번째 주사라인이 다른 주사라인들에 비하여 밝게 보이게 되는 휘선 형태로 나타남으로써 휘선불량에 의한 화질저하 문제가 초래되고 있다.The magnitude of the feed throw voltage ΔVp has a predetermined difference between the liquid crystal cell of the first scan line and the liquid crystal cells of the remaining scan lines. This is because the storage capacitors included in the liquid crystal cells of the first scan line including the dummy gate line DGL are always supplied with a DC voltage, while the liquid crystal cells of the remaining scan lines including the previous gate line Gn-1. The gate voltage is supplied to the storage capacitors included in the gate voltage Vgh and the gate low voltage Vgl, thereby causing signal interference when the gate high voltage Vgh is supplied. As a result, a difference occurs in the magnitude of the effective voltage Vrms charged in the liquid crystal cell included in the first scan line and the liquid crystal cells included in the remaining scan lines. The difference in the effective voltage (Vrms) between the first scan line and the remaining scan lines is shown in the form of a bright line in which the first scan line is brighter than other scan lines, causing a problem of deterioration in image quality due to poor line.

따라서, 본 발명의 목적은 첫 번째 주사라인의 휘도불량을 방지할 수 있는 액정표시장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a liquid crystal display device capable of preventing the luminance defect of the first scanning line.

도 1은 종래 액정표시장치의 전극배치도.1 is an electrode arrangement of a conventional liquid crystal display device.

도 2는 도 1에 도시된 액정셀의 등가회로도.FIG. 2 is an equivalent circuit diagram of the liquid crystal cell shown in FIG. 1.

도 3은 도 2에 도시된 액정셀의 구동파형 및 충전 특성도.3 is a driving waveform and charging characteristic diagram of the liquid crystal cell shown in FIG.

도 4는 본 발명의 실시 예에 따른 액정표시장치의 전극배치도.4 is an electrode arrangement of the liquid crystal display according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 간단한 설명><Brief description of symbols for the main parts of the drawings>

2, 22 : 게이트전극 4, 24 : 소오스전극2, 22: gate electrode 4, 24: source electrode

6, 26 : 드레인전극 8, 28 : 화소전극6, 26 drain electrode 8, 28 pixel electrode

10, 20 : 박막트랜지스터 12, 32 : 스토리지캐패시터10, 20: thin film transistor 12, 32: storage capacitor

상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시장치는 게이트라인과 데이터라인의 교차부에 형성된 박막트랜지스터와, 상기 박막트랜지스터에 접속되고 상기 게이트라인과 데이터라인 사이의 영역에 형성된 화소전극과, 상기 화소전극과 이전단 게이트라인과의 중첩부에 형성된 스토리지 캐패시터를 포함하는 액정셀들이 형성된 액정표시장치에 있어서, 상기 스토리지 캐패시터 형성을 위해 더미게이트라인을 포함하는 첫 번째 주사라인을 구성하는 액정셀에서의 제1 피드 트로우 전압이 다른 주사라인들을 구성하는 액정셀에서의 제2 피드 트로우 전압과 동일하도록 하기 위하여, 상기 첫 번째 주사라인을 구성하는 각 액정셀의 박막트랜지스터의 게이트전극과 드레인전극의 중첩면적을 상기 다른 주사라인을 구성하는 각 액정셀의 박막트랜지스터의 게이트전극과 드레인전극의 중첩면적보다 좁게 구성하여 상기 박막트랜지스터의 기생 캐패시터를 상기 다른 주사라인에 포함된 박막트랜지스터의 기생 캐패시터에 비하여 감소시키는 것을 특징으로 한다.In order to achieve the above object, a liquid crystal display according to the present invention includes a thin film transistor formed at an intersection of a gate line and a data line, a pixel electrode connected to the thin film transistor and formed in an area between the gate line and the data line; A liquid crystal display device including liquid crystal cells including a storage capacitor formed at an overlapping portion of the pixel electrode and a previous gate line, wherein the liquid crystal cell forms a first scan line including a dummy gate line to form the storage capacitor. The gate electrode and the drain of the thin film transistor of each liquid crystal cell constituting the first scan line in order to ensure that the first feed through voltage at is equal to the second feed trough voltage in the liquid crystal cell constituting the other scan lines. Thin film of each liquid crystal cell constituting the different scanning line with overlapping area of electrode Narrower configuration than the overlap area of the gate electrode and the drain electrode of the register and is characterized in that for reducing the parasitic capacitor of the TFT than in the parasitic capacitors of the TFTs included in the other scanning line.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

본 발명에 따른 액정표시장치에서는 첫 번째 주사라인의 액정셀들과 나머지 주사라인들의 액정셀들에서의 실효전압(Vrms) 차를 피드 트로우 전압(ΔVp)을 이용하여 보상한다. 상세히 하면, 동일레벨을 표시하는 경우 다른 주사라인들에 비하여 첫 번째 주사라인의 액정셀들에서의 실효전압(Vrms)이 상대적으로 큼에 따라 밝게 보이는 휘선불량을 방지하기 위하여 첫 번째 주사라인의 피드 트로우 전압(ΔVp)을 조정하게 된다. 이 피드 트로우 전압(ΔVp)을 조정하기 위하여 첫 번째 주사라인에 포함되는 액정셀들의 구조를 다른 주사라인들에 포함되는 액정셀들과 다르게 설계하게 된다. 액정셀들에는 통상 액정 열화를 방지하기 위하여 도 3에 도시된 바와 같이 프레임마다 상반된 극성을 가지는 화소전압(Vlc)이 공급되게 한다. 이 경우, 액정셀에는 통상 정극성(+)을 가지는 화소전압 보다 부극성(-)을 가지는 화소전압의 충전이 상대적으로 빠르게 진행된다. 또한, 액정셀에 충전된 정극성의 화소전압에서 게이트신호 하강시점에서 감소된 크기인 피드 트로우 전압(ΔVp(+)) 보다 부극성의 화소전압에서 감소된 크기인 피드 트로우 전압(ΔVp(-))의 크기가 크다. 이로 인하여, 액정셀에 충전되는 실효전압(Vrms)의 크기는 정극성의 화소전압 보다 부극성의 화소전압에 의해 크게 좌우된다. 다시 말하여, 첫 번째 주사라인의 액정셀들에 충전되는 실효전압(Vrms)을 다른 주사라인들 보다 감소시키기 위해서는 부극성의 피드 트로우 전압(ΔVp(-))을 감소시켜야 하므로 전체적으로 피드 트로우 전압(ΔVp)을 감소시켜야만 한다. 이에 따라, 첫 번째 주사라인에 포함되는 액정셀들은 다른 주사라인들에 포함되는 액정셀들에 비하여 피드 트로우 전압(ΔVp)을 감소시키게끔 설계된다. 피드 트로우 전압(ΔVp)은 상기 수학식 1에 나타낸 바와 같이 TFT의 게이트단자와 드레인단자 사이의 기생캐패시터(Cgd) 값에 비례하고 액정캐패시터(Clc) 및 스토리지캐패시터(Cst) 값에 반비례한다. 따라서, 피드 트로우 전압(ΔVp)을 감소시키기 위해서는 TFT의 게이트단자와 드레인단자 사이의 기생캐패시터(Cgd) 값을 감소시키거나, 액정캐패시터(Clc) 또는 스토리지캐패시터(Cst) 값을 증가시켜야만 한다. 이하, 본 발명의 바람직한 실시예를 도 4를 참조하여 상세하게 설명하기로 한다.In the liquid crystal display according to the present invention, the difference between the effective voltages Vrms in the liquid crystal cells of the first scan line and the liquid crystal cells of the remaining scan lines is compensated using the feed-through voltage ΔVp. In detail, when the same level is displayed, the feed of the first scan line is prevented to prevent the bright line from appearing bright as the effective voltage Vrms in the liquid crystal cells of the first scan line is relatively large compared to other scan lines. The throw voltage ΔVp is adjusted. In order to adjust the feed throw voltage ΔVp, the structure of the liquid crystal cells included in the first scan line is designed differently from those of the other scan lines. In order to prevent deterioration of the liquid crystal, the liquid crystal cells are typically supplied with a pixel voltage Vlc having opposite polarities for each frame as shown in FIG. 3. In this case, charging of the pixel voltage having the negative polarity (-) proceeds relatively faster in the liquid crystal cell than the pixel voltage having the positive polarity (+). In addition, the feed-trough voltage ΔVp (−), which is a magnitude reduced in the negative pixel voltage, is smaller than the feed-trow voltage ΔVp (+), which is a magnitude decreased at the gate signal falling point in the positive pixel voltage charged in the liquid crystal cell. )) Is large in size. For this reason, the magnitude of the effective voltage Vrms charged in the liquid crystal cell is largely influenced by the negative pixel voltage rather than the positive pixel voltage. In other words, in order to reduce the effective voltage Vrms charged in the liquid crystal cells of the first scan line than the other scan lines, the negative feed trough voltage ΔVp (−) must be reduced, so that the overall feed through The voltage ΔVp must be reduced. Accordingly, the liquid crystal cells included in the first scan line are designed to reduce the feed through voltage ΔVp as compared to the liquid crystal cells included in the other scan lines. As shown in Equation 1, the feed throw voltage ΔVp is proportional to the parasitic capacitor Cgd value between the gate terminal and the drain terminal of the TFT and is inversely proportional to the liquid crystal capacitor Clc and the storage capacitor Cst value. Therefore, in order to reduce the feed-through voltage ΔVp, the parasitic capacitor Cgd between the gate terminal and the drain terminal of the TFT must be decreased, or the liquid crystal capacitor Clc or the storage capacitor Cst value must be increased. Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to FIG.

도 4를 참조하면, 첫 번째 주사라인에 포함되는 액정셀들과 다른 주사라인들에 포함되는 액정셀들의 구조가 다르게 설계된 본 발명의 실시 예에 따른 액정패널이 도시되어 있다. 도 4의 액정패널은 교차하게 배열된 게이트라인들(GL1, GL2, …) 및 데이터라인들(DL1, DL2, …)과, 게이트라인들(GL1, GL2, …)과 데이터라인들(DL1, DL2, …) 사이의 셀영역에 형성된 화소전극(8, 28)과, 화소전극(8, 28)과 이전단 게이트라인(Gn-1)과의 중첩부분에 형성되어진 스토리지 캐패시터(12, 32)를 구비한다. 여기서, 첫 번째 주사라인에 포함되는 스토리지 캐패시터(32)는 특히 더미 게이트라인(DGL)과 해당 화소전극(28)의 중첩부분에 형성된다. 화소전극(8, 32)은 스위치 소자인 TFT(10, 20)의 소오스전극(4, 24) 및 드레인 전극(6, 26)을 경유하여 데이터라인들(DL1, DL2, …) 중 어느 하나에 접속된다. TFT(10, 20)의 게이트전극(4, 24)은 화소전압신호가 1라인분씩의 화소전극들(8, 28)에게 인가되게끔 하는 게이트라인들(GL1, GL2, …) 중 어느 하나에 접속된다. TFT(10, 20)는 게이트라인(GL1, GL2, …)에 공급되는 게이트하이전압(Vgh)에 응답하여 데이터라인(DL1, DL2, …)에 공급되는 화소전압이 해당 화소전극(8, 28)에 충전되게 한다. 액정셀들은 해당 화소전극(8, 28)에 공급되는 화소전압의 크기에 따라 화소전극(8)과 공통전극(도시하지 않음) 사이의 액정에 인가되는 전계에 의해 그 액정이 구동되어 광투과율을 조절함으로써 화상을 표시하게 된다. 상세히 하면, 액정셀들은 TFT(10)가 게이트라인(GL1, GL2, …)에 순차적으로 공급되는 게이트하이전압(Vgh)에 의해 턴-온된 기간동안 데이터라인(DL1, DL2, …)으로부터의 해당 화소전압을 충전하여 다시 TFT(10, 20)가 턴-온될 때까지의 턴-오프 기간동안 충전전압을 유지하게 된다. 액정셀에 충전된 화소전압은 스토리지캐패시터(12, 32)에 의해 유지된다. 첫 번째 주사라인에 포함되는 스토리지캐패시터(32)는 더미 게이트라인(DGL)에 게이트로우전압(Vgl)에 대응하는 직류전압에 의해 충전된 화소전압이 유지되게 하고, 나머지 주사라인들에 포함되는 스토리지캐패시터(12)는 이전단 게이트라인(Gn-1)에 공급되는 게이트로우전압(Vgl)에 의해 충전된 화소전압이 유지되게 한다. 이 경우, 첫 번째 주사라인을 제외한 나머지 주사라인들의 스토리지캐패시터(12)는 그 이전단 게이트라인(Gn-1)에 공급되는 게이트하이전압(Vgh)에 의해 신호간섭을 받게 된다. 이러한 신호간섭에 의해 변동하는 피드 트로우 전압(ΔVp)과 동등하게 하기 위하여 첫 번째 주사라인에서의 피드 트로우 전압(ΔVp)이 감소되게 한다. 상세히 하면, 피드 트로우 전압(ΔVp)을 감소시키기 위하여 반비례 관계를 가지는 액정 캐패시터(Clc) 값이 증대되게 한다. 이를 위하여, 첫 번째 주사라인에 포함되는 화소전극(28)의 면적을 다른 주사라인들에 포함되는 화소전극(8) 보다 넓게 설정하게 된다. 또한, 피드 트로우 전압(ΔVp)과 반비례 관계를 가지는 스토리지 캐패시터(Cst) 값을 증대시키기 위하여 첫 번째 주사라인 포함되는 화소전극(28)과 더미게이트라인(DGL)과의 중첩면적을 다른 주사라인들에 포함되는 화소전극98)과 이전단 게이트라인(Gn-1)과의 중첩면적 보다 넓게 설계하게 된다. 이와 달리, 피드 트로우 전압(ΔVp)과 비례관계를 가지는 기생캐패시터(Cgs)의 값이 감소되게 하기 위하여 첫 번째 주사라인에 포함되는 TFT(20)의 게이트전극(22)과 드레인전극(26)과의 중첩면적을 다른 주사라인들에 포함되는 TFT(10)에 비하여 좁게 설계하게 된다. 이와 같이, 첫 번째 주사라인에 포함되는 액정셀들을 액정캐패시터(Clc), 스토리지캐패시터(Cst) 증대 및 기생캐패시터(Cgs)의 감소 중 적어도 하나 이상에 대응되게끔 다른 주사라인들에 포함되는 액정셀들과 다르게 설계하여 피드 트로우 전압(ΔVp)을 감소시킬 수 있게 된다. 이 결과, 첫 번째 주사라인과 다른 주사라인들과의 피드 트로우 전압(ΔVp) 차를 보상함으로써 휘선불량을 방지할 수 있게 된다.Referring to FIG. 4, a liquid crystal panel according to an exemplary embodiment of the present invention is designed in which the structures of the liquid crystal cells included in the first scan line and the liquid crystal cells included in the other scan lines are designed differently. The liquid crystal panel of FIG. 4 has gate lines GL1, GL2,..., And data lines DL1, DL2,..., And gate lines GL1, GL2,... The storage capacitors 12 and 32 formed in the overlapping portion of the pixel electrodes 8 and 28 formed in the cell region between the DL2, ..., and the pixel electrodes 8 and 28 and the previous gate line Gn-1. It is provided. Here, the storage capacitor 32 included in the first scan line is formed in an overlapping portion of the dummy gate line DGL and the pixel electrode 28. The pixel electrodes 8, 32 are connected to any one of the data lines DL1, DL2, ... via the source electrodes 4, 24 and the drain electrodes 6, 26 of the TFTs 10, 20, which are switching elements. Connected. The gate electrodes 4 and 24 of the TFTs 10 and 20 are connected to any one of the gate lines GL1, GL2, ... that cause the pixel voltage signal to be applied to the pixel electrodes 8, 28 by one line. Connected. The TFTs 10 and 20 have pixel voltages supplied to the data lines DL1, DL2,... In response to the gate high voltages Vgh supplied to the gate lines GL1, GL2,... ) To be charged. The liquid crystal cells are driven by an electric field applied to the liquid crystal between the pixel electrode 8 and the common electrode (not shown) according to the magnitude of the pixel voltage supplied to the corresponding pixel electrodes 8 and 28 to improve the light transmittance. By adjusting, an image is displayed. In detail, the liquid crystal cells are corresponding from the data lines DL1, DL2, ... during the period in which the TFT 10 is turned on by the gate high voltage Vgh which is sequentially supplied to the gate lines GL1, GL2, .... The charging voltage is maintained during the turn-off period until the TFTs 10 and 20 are turned on again. The pixel voltage charged in the liquid crystal cell is maintained by the storage capacitors 12 and 32. The storage capacitor 32 included in the first scan line maintains the pixel voltage charged by the DC voltage corresponding to the gate-low voltage Vgl in the dummy gate line DGL, and the storage included in the remaining scan lines. The capacitor 12 keeps the pixel voltage charged by the gate low voltage Vgl supplied to the previous gate line Gn-1. In this case, the storage capacitor 12 of the remaining scan lines except for the first scan line is subjected to signal interference by the gate high voltage Vgh supplied to the previous gate line Gn-1. In order to be equal to the feed trough voltage? Vp that varies due to such signal interference, the feed trough voltage? Vp in the first scan line is reduced. In detail, the liquid crystal capacitor Clc having an inverse relationship is increased in order to reduce the feed throw voltage ΔVp. To this end, the area of the pixel electrode 28 included in the first scan line is set to be wider than that of the pixel electrode 8 included in the other scan lines. In addition, in order to increase the value of the storage capacitor Cst which is inversely related to the feed throw voltage ΔVp, the overlap area between the pixel electrode 28 included in the first scan line and the dummy gate line DGL is different from each other. The overlapped area between the pixel electrode 98 included in the field and the previous gate line Gn-1 is designed. On the contrary, the gate electrode 22 and the drain electrode 26 of the TFT 20 included in the first scan line in order to reduce the value of the parasitic capacitor Cgs which is proportional to the feed trough voltage ΔVp. The overlapped area with is narrower than the TFT 10 included in the other scan lines. As such, the liquid crystal cells included in the first scan line are included in the other scan lines so as to correspond to at least one or more of the increase in the liquid crystal capacitor Clc, the storage capacitor Cst, and the reduction of the parasitic capacitor Cgs. Differently from these methods, it is possible to reduce the feed through voltage ΔVp. As a result, it is possible to prevent the bright line defect by compensating for the difference of the feed trough voltage ΔVp between the first scan line and the other scan lines.

상술한 바와 같이, 본 발명에 따른 액정표시장치에서는 첫 번째 주사라인에 포함되는 액정셀들과 나머지 주사라인들에 포함되는 액정셀들을 다르게 설계하여 피드 트로우 전압(ΔVp) 차를 보상함으로써 실효전압(Vrms) 동등하게 충전할 수 있게 된다. 이에 따라, 본 발명에 따른 액정표시장치는 첫 번째 주사라인이 밝게 보이는 휘선불량을 방지함으로써 고품질의 화상을 구현할 수 있게 된다.As described above, in the liquid crystal display according to the present invention, the liquid crystal cells included in the first scan line and the liquid crystal cells included in the remaining scan lines are designed differently, thereby compensating the effective feed voltage (ΔVp). (Vrms) can be charged equally. Accordingly, the liquid crystal display according to the present invention can realize a high quality image by preventing a bright line defect in which the first scan line is bright.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (5)

삭제delete 삭제delete 삭제delete 삭제delete 게이트라인과 데이터라인의 교차부에 형성된 박막트랜지스터와, 상기 박막트랜지스터에 접속되고 상기 게이트라인과 데이터라인 사이의 영역에 형성된 화소전극과, 상기 화소전극과 이전단 게이트라인과의 중첩부에 형성된 스토리지 캐패시터를 포함하는 액정셀들이 형성된 액정표시장치에 있어서,A thin film transistor formed at an intersection of the gate line and the data line, a pixel electrode connected to the thin film transistor and formed in an area between the gate line and the data line, and storage formed at an overlapping portion of the pixel electrode and the previous gate line. In a liquid crystal display device in which liquid crystal cells including a capacitor are formed, 상기 스토리지 캐패시터 형성을 위해 더미게이트라인을 포함하는 첫 번째 주사라인을 구성하는 액정셀에서의 제1 피드 트로우 전압이 다른 주사라인들을 구성하는 액정셀에서의 제2 피드 트로우 전압과 동일하도록 하기 위하여, 상기 첫 번째 주사라인을 구성하는 각 액정셀의 박막트랜지스터의 게이트전극과 드레인전극의 중첩면적을 상기 다른 주사라인을 구성하는 각 액정셀의 박막트랜지스터의 게이트전극과 드레인전극의 중첩면적보다 좁게 구성하여 상기 박막트랜지스터의 기생 캐패시터를 상기 다른 주사라인에 포함된 박막트랜지스터의 기생 캐패시터에 비하여 감소시키는 것을 특징으로 하는 액정표시장치.The first feed throw voltage in the liquid crystal cell constituting the first scan line including the dummy gate line to form the storage capacitor is equal to the second feed throw voltage in the liquid crystal cell constituting the other scan lines. For this purpose, the overlapping area of the gate electrode and the drain electrode of the thin film transistor of each liquid crystal cell constituting the first scan line is narrower than the overlapping area of the gate electrode and the drain electrode of the thin film transistor of each liquid crystal cell constituting the other scan line. And reduce the parasitic capacitor of the thin film transistor compared to the parasitic capacitor of the thin film transistor included in the other scan line.
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