KR100403519B1 - Soi power transistor and manufacturing method thereof - Google Patents
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Abstract
본 발명은 SOI LDMOSFET의 매몰층 옥사이드의 일부를 화학적으로 식각한 후 다시 옥사이드를 채움으로서 진공층을 매몰층의 일부 혹은 전부로 사용하여, 매몰 진공층으로 인해 수직전계와 수평전계가 종래의 구조에 비해 낮아져 항복전압이 증가하게 한다.The present invention uses a vacuum layer as part or all of the buried layer by chemically etching a part of the buried layer oxide of the SOI LDMOSFET and then filling the oxide, so that the vertical and horizontal electric fields are applied to the conventional structure due to the buried vacuum layer. This lowers the breakdown voltage.
Description
본 발명은 고전압 고전류를 제어하는 장치에 사용되는 전력 트랜지스터에 관한 것으로 특히 개선된 전기적 특성을 가지는 수평형 SOI(Silicon On Insulator) 전력 트랜지스터인 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to power transistors used in devices for controlling high voltage, high current, and more particularly, to a MOSFET (metal oxide semiconductor field effect transistor) which is a horizontal silicon on insulator (SOI) power transistor having improved electrical characteristics.
최근, 전력 트랜지스터를 신호처리 디지털 혹은 아날로그 소자와 같이 집적하는 연구가 진행되고 있다. 집적의 용이성으로 인해 수직형보다는 수평형 소자가 주로 연구되며, 절연의 용이성과 특성의 우수성으로 인하여 JI(Junction Isolation) 구조가 아닌 SOI(Silicon On Insulator)를 이용한 DI(Dielectric Isolation) 구조가 많은 주목을 받고 있다.Recently, researches for integrating power transistors with signal processing digital or analog devices have been conducted. Due to the ease of integration, horizontal devices are mainly studied rather than vertical ones, and due to the ease of insulation and the superiority of characteristics, DI (Dielectric Isolation) structures using silicon on insulator (SOI) rather than JI (Junction Isolation) structures are attracting much attention. Is getting.
이러한 전력 IC(Integrated Circuit) 응용을 위한 SOI 구조를 이용한 DI 구조의 장점에 대해서는 간행물 "1992 IEEE IEDM Tech. Digest(p.229-232)"에서 나카가와외 다수(Akio Nakagawa, Norio Yasuhara, Ichiro Omura, Yoshihiro Yamaguchi, Tsunco Ogura and Tomoko Matsudai)에 의해 발표된 제목 "Prospects of high voltage power ICs on thin SOI" 하에 개시된 바를 예로 들 수 있으며, 또한 "1991 IEEE 3rd International Symposium On Power Semiconductor devices andICs(p,16~21)"에서 나카가와(Akio Nakagawa)에 발표된 제목 "Impact of Dielectric Isolation Technology On Power ICs"하에 개시된 바를 예로 들 수 있다.The advantages of DI structure using SOI structure for power integrated circuit (IC) applications are described in the publication "1992 IEEE IEDM Tech.Digest (p.229-232)" by Nakagawa et al. (Akio Nakagawa, Norio Yasuhara, Ichiro Omura, An example is disclosed under the title "Prospects of high voltage power ICs on thin SOI" published by Yoshihiro Yamaguchi, Tsunco Ogura and Tomoko Matsudai, and also in "1991 IEEE 3rd International Symposium On Power Semiconductor devices and ICs (p. 21) "under the title" Impact of Dielectric Isolation Technology On Power ICs "published by Akio Nakagawa.
SOI 구조 위에 성능 좋은 수평형(Lateral) 트랜지스터를 구현하려는 연구가 진행되고 있는데, 이 중 수십에서 수백 볼트급의 항복 전압을 갖는 전력 IC 응용에서는 MOSFET이 여타 트랜지스터에 비해 특성이 우수하여 주 연구 대상이 되고 있다. 상기 수십에서 수백 볼트급 응용에서 MOSFET이 여타의 소자에 비해 갖는 특성의 우수성에 대한 기술은 "Semiconductor Power devices(John Wiley Sons, New York 1977, K. Gandhi)"에 개시된 바를 예로 들 수 있다.Research is underway to implement high-performance horizontal transistors on top of SOI structures. Among power IC applications with breakdown voltages of tens to hundreds of volts, MOSFETs are superior to other transistors. It is becoming. A description of the superiority of the characteristics of MOSFETs over other devices in the tens to hundreds of volts applications can be found in "Semiconductor Power devices" (John Wiley Sons, New York 1977, K. Gandhi).
도 1에는 종래의 일반적인 SOI LDMOSFET(Lateral Double Diffused MOSFET)의 단면도가 나타나 있다. 도 1을 참조하면, SOI LDMOSFET에서, 기판 전극(15)과 소스(Source) 전극(41)을 접지하고, 드레인 (Drain) 전극(43)에 양(+)의 전압을 인가할 때, 게이트 (Gate) 전극(42)에 문턱 전압(Threshold Voltage) 이상을 인가하면 채널 (Channel)이 형성되어 전류가 도통하게 되고 이 상태를 온상태(On-state)라고 한다. 한편 상기한 온상태 조건에서 게이트 전극(42)만을 접지한 상태인 오프 상태(Off-state)에서는 소자가 전류를 도통 시키지 않고 고압을 견딘다.1 is a cross-sectional view of a conventional general SOI LDMOSFET (Lateral Double Diffused MOSFET). Referring to FIG. 1, in the SOI LDMOSFET, when the substrate electrode 15 and the source electrode 41 are grounded and a positive voltage is applied to the drain electrode 43, the gate ( When a threshold voltage or more is applied to the gate electrode 42, a channel is formed to conduct current, and this state is called an on-state. On the other hand, in the off-state in which only the gate electrode 42 is grounded under the on-state condition, the device withstands high voltage without conducting current.
이러한 SOI LDMOSFET의 동작 원리와 동작 상태에 대한 기술로는 "Power Semiconductor Devices(PWS publishing Company, 1996, B. J. Baliga)"에 개시된 바를 예로 들 수 있다.As an example of the operation principle and operation state of the SOI LDMOSFET, it is described in "Power Semiconductor Devices (PWS publishing Company, 1996, B. J. Baliga)".
SOI LDMOSFET 소자의 성능을 나타내는 대표적인 파라메타(Parameter)로 항복전압(Breakdown Voltage)과 순방향 저항(On-resistance) 및 동작 속도(Switching Speed) 등이 있다. 동작 속도는 MOSFET에서 그 특성이 비슷하므로 항복 전압과 순방향 저항의 트레이드 오프(Trade Off) 특성을 개선하려는 노력이 있어 왔다.Typical parameters that represent the performance of SOI LDMOSFET devices include breakdown voltage, forward resistance (On-resistance) and switching speed (Switching Speed). Operating speeds are similar in MOSFETs, and efforts have been made to improve the tradeoff characteristics of breakdown voltage and forward resistance.
항복 전압을 결정하는 주요한 요인은 매몰 산화층(20)의 두께와 N-드리프트(drift) 영역(30)의 두께, 길이(L), 불순물 농도 등이다. 그런데, 항복 전압이RESURF(REduced SURface electric Field) 조건에서 발생하느냐 그렇지 않으냐에 따라 항복 전압과 전술한 변수와의 관계가 달라진다. 한편 순방향 저항은 주로 N-드리프트 영역(30)의 길이(L)와 불순물 농도에 영향을 받는다.The main factors for determining the breakdown voltage are the thickness of the buried oxide layer 20, the thickness of the N-drift region 30, the length L, and the impurity concentration. However, the relationship between the breakdown voltage and the aforementioned variable varies depending on whether or not the breakdown voltage occurs under a reduced surface electric field (RESURF) condition. Meanwhile, the forward resistance is mainly influenced by the length L of the N-drift region 30 and the impurity concentration.
SOI LDMOSFET의 항복 전압을 RESURF 조건에 따라 설계하면 다음과 같은 이점을 지닌다. N-드리프트 영역(30)의 두께가 얇으므로 참호(trench) 에칭과 필링 (Filling)이 쉬우므로 절연(Isolation)이 용이해 지고 비교적 높은 항복 전압을 얻을 수 있다. 그리고, N-드리프트 영역(30)의 불순물 농도가 RESURF 조건이 아닌 경우에 비해 높으므로 항복 전압이 같을 때 순방향 저항이 작아진다. 따라서, 근래에 RESURF 개념을 적용한 SOI LDMOSFET에 관한 연구가 주로 이루어지고 있다.Designing the breakdown voltage of an SOI LDMOSFET under RESURF conditions has the following advantages: Since the thickness of the N-drift region 30 is thin, it is easy to trench etching and filling, so that isolation is easy and relatively high breakdown voltage can be obtained. In addition, since the impurity concentration of the N-drift region 30 is higher than that in the case where the condition is not RESURF condition, the forward resistance is small when the breakdown voltage is the same. Therefore, research on SOI LDMOSFET applying RESURF concept has been mainly conducted in recent years.
이러한 RESURF 조건에 따른 항복 전압 설계에 관해서는 애펠즈외 다수(J.A. Appels, H. M. J)에 의해 간행물 "1979 IEEE IEDM Tech. Digest(p.238-241)"에 발표된 제목 "High Voltage Thin Layer Devices(RESURF DEVICES)"에 개시된 바를 예로 들 수 있으며, SOI 구조에서 RESURF 조건에 따른 항복 전압 설계에 대해서는 후앙외 다수(Y.S. Huang, B. J. Baliga)에 의해 간행물 "1991 IEEE 3rd International Symposium On Power Semiconductor devices and ICs(p.27~30)"에 발표된 제목 "Extension of RESURF Principle to Dielectrically Isolated PowerDevices"에 개시된 바를 예로 들 수 있다. 그리고, SOI LDMOSFET을 RESURF 조건에 따라 설계할 때의 장점에 대해서는 상기 "Prospects of high voltage power ICs on thin SOI"에 개시된 바를 예로 들 수 있다.The breakdown voltage design under these RESURF conditions is described by JA Appels, HM J in the publication "1979 IEEE IEDM Tech. Digest (p.238-241)", titled "High Voltage Thin Layer Devices ( RESURF DEVICES), for example, and for the breakdown voltage design according to RESURF conditions in SOI structure, the publication "1991 IEEE 3rd International Symposium On Power Semiconductor devices and ICs (YS Huang, BJ Baliga)". for example, as disclosed in the title "Extension of RESURF Principle to Dielectrically Isolated PowerDevices" published in p.27-30). In addition, the advantages of designing the SOI LDMOSFET according to the RESURF condition may be exemplified in “Prospects of high voltage power ICs on thin SOI”.
SOI RESURF LDMOSFET에서 전계의 극대치는 일반적인 경우 P 바디(32)와 N-드리프트(30) 경계 영역과, N-드리프트(30)와 N 드레인(33) 경계 영역 2 군데에서 나타난다. 항복전압을 최대화하기 위한 노력들은 모두 전계의 극대치를 낮추고 전계 분포를 보다 평탄하게 하기 위한 노력으로 설명된다.In SOI RESURF LDMOSFETs, the maximum of the electric field is shown in two places in the P body 32 and N-drift 30 boundary regions, and in the N-drift 30 and N drain 33 boundary regions in general. Efforts to maximize breakdown voltage are all described as efforts to lower the maximum of the electric field and make the field distribution more flat.
MOSFET에서 항복 전압과 순방향 저항이 트레이드 오프 관계(즉, 한 쪽의 희생 없이 다른 쪽의 특성이 개선될 수 없는 관계)에 있음은 잘 알려진 사실이다. 따라서, SOI LDMOSFET 설계에 있어서도 항복 전압과 순방향 저항의 트레이드 오프 관계를 개선하려는 노력이 있어왔다.It is well known that breakdown voltage and forward resistance in a MOSFET are in a trade-off relationship (ie, the characteristics of the other cannot be improved without sacrificing one). Accordingly, efforts have been made to improve the trade-off relationship between breakdown voltage and forward resistance in SOI LDMOSFET designs.
MOSFET에서 항복 전압과 순방향 저항과의 관계와 이를 개선함으로서 얻는 이득에 관해서는 상기 "Semiconductor Power devices(John Wiley Sons, New York 1977)"과, "Power Semiconductor Devices(PWS publishing Company, 1996)"에 개시된 바를 예로 들 수 있다.The relationship between breakdown voltage and forward resistance in MOSFETs and the benefits gained from improving them is described in "Semiconductor Power devices (John Wiley Sons, New York 1977)" and "Power Semiconductor Devices (PWS publishing Company, 1996)". For example, the bar.
SOI LDMOSFET의 특성을 개선하기 위한 대표적인 예로 SIPOS(Semi-Insulating Poly Silicon layer)를 이용한 구조, 매몰 산화층을 계단형으로 한 구조 및 N-드리프트 영역의 불순물 농도를 선형적으로 한 구조 등이 있다.Representative examples for improving the characteristics of the SOI LDMOSFET include a structure using a semi-insulating poly silicon layer (SIPOS), a stepped structure of the buried oxide layer, and a structure in which the impurity concentration of the N-drift region is linear.
도 2에는 SIPOS 구조를 이용한 SOI LDMOSFET의 단면도가 나타나 있다. SIPOS 층(44)에 의하여 N-드리프트 영역(30)에서의 수평전계 분포가 평평해져 항복전압이 높아진다. SIPOS 층(44)은 산소 혹은 질소 분위기(ambient)에서 폴리 실리콘을 증착하면 만들 수 있으며, 비저항은 1010 ohm-cm 정도의 값을 갖는다. 그런데, 이러한 SIPOS 층(44)은 제조 공정이 까다롭다는 단점을 지닌다.2 is a cross-sectional view of an SOI LDMOSFET using a SIPOS structure. The SIPOS layer 44 flattens the horizontal electric field distribution in the N-drift region 30 to increase the breakdown voltage. The SIPOS layer 44 can be made by depositing polysilicon in an oxygen or nitrogen atmosphere, and the resistivity is on the order of 1010 ohm-cm. However, this SIPOS layer 44 has the disadvantage that the manufacturing process is difficult.
SIPOS 층(44)에 의한 항복 전압 증가에 관해서는 마츠다이외 다수(T. Matsudai, A. Nakagawa)에 의해 간행물 "1992 IEEE 4th International Symposium On Power Semiconductor devices and ICs(p.272~277)"에 발표된 제목 "Simulation of a 700V high-voltage device structure on a thin SOI substrate bias effect on SOI devices"에 개시된 바를 들 수 있으며, SIPOS 공정에 관해서는 마추시타외 다수(T. Matsushita, T. Aoki, T. Ohtsu, H. Yamato, H. Hayashi, M. Okayama, Y. Kawana)에 의해 간행물 "IEEE Trans. Electron Devices(Vol. ED-23, pp. 826-830, 1976)"에 발표된 제목 "Highly reliable high voltage transistors by use of the SIPOS process" 및 상기 "Power Semiconductor Devices(PWS publishing Company, 1996)에 개시된 바를 들 수 있다.The breakdown voltage increase due to the SIPOS layer 44 is published in T. Matsudai, A. Nakagawa in the publication "1992 IEEE 4th International Symposium On Power Semiconductor devices and ICs (p.272-277)". And the title "Simulation of a 700V high-voltage device structure on a thin SOI substrate bias effect on SOI devices", and for the SIPOS process, T. Matsushita, T. Aoki, T. Title "Highly reliable" published in the publication "IEEE Trans. Electron Devices (Vol. ED-23, pp. 826-830, 1976)" by Ohtsu, H. Yamato, H. Hayashi, M. Okayama, Y. Kawana. high voltage transistors by use of the SIPOS process "and as described in" Power Semiconductor Devices (PWS publishing Company, 1996) ".
도 3에는 매몰 산화층의 형태가 계단형인 SOI LDMOSFET의 단면도가 나타나 있다. 실리콘 층의 도핑 농도가 선형적으로 증가하면, 또는 매몰 산화층의 두께가 선형적으로 증가하면 평탄한 전계를 얻을 수 있음이 알려져 있다. 도 3에 도시된 바와 같이, 매몰 산화층(50)을 계단형으로 한 구조는 매몰 드레인 전극(43) 하부에 있는 매몰 산화층(50a)이 소스 전극(41) 하부의 매몰 산화층(50b)보다 두꺼운 구조로 매몰 산화층에 더 많은 전압을 걸리게 하여 항복 전압을 높이도록 한다. 그런데, 이러한 구조는 제작하기가 매우 어려워 실제 제작된 소자가 발표된 예가 없다.3 shows a cross-sectional view of an SOI LDMOSFET in the form of a buried oxide layer. It is known that a flat electric field can be obtained if the doping concentration of the silicon layer increases linearly or if the thickness of the buried oxide layer increases linearly. As shown in FIG. 3, the buried oxide layer 50 has a stepped structure in which the buried oxide layer 50a under the buried drain electrode 43 is thicker than the buried oxide layer 50b under the source electrode 41. The more the voltage is applied to the buried oxide layer, the higher the breakdown voltage is. However, such a structure is very difficult to manufacture, and there is no example of an actual manufactured device.
상기 매몰 산화층(50)이 계단형으로 된 구조가 항복 전압에 미치는 영향에 대한 기술로는 김일중외 다수(I. J. Kim, S. matsumoto, T. Sakai, and T. Yachi)에 의해 간행물 "IEEE Electron Device Letter(Vol. 15, No. 5, May, 1996)"에 발표된 제목 "Breakdown Voltage Improvement for Thin-Film SOI Power MOSFETs by a Buried Oxide Step Structure"를 예로 들 수 있다.As a technique for the effect of the stepped structure of the buried oxide layer 50 on the breakdown voltage, the publication "IEEE Electron Device by IJ Kim, S. matsumoto, T. Sakai, and T. Yachi) For example, the title "Breakdown Voltage Improvement for Thin-Film SOI Power MOSFETs by a Buried Oxide Step Structure" published in Letter (Vol. 15, No. 5, May, 1996).
한편, 도 1에 도시된 바와 같은 구조에서 N-드리프트 영역(30)의 불순물 농도를 선형적으로 하면 항복전압이 높아짐이 알려져 있다. 불순물의 농도가 선형적인 형태를 가지면 N-드리프트 영역(30)이 공핍(Depleted)되면서 수평전계가 평평해지면서 항복 전압이 증가한다. 이 방법은 추가 마스크(Mask) 없이 제작 가능하다는 장점을 지니는 반면에 오랜 시간동안의 고온 공정(확산)이 요구된다는 단점을 지닌다.On the other hand, when the impurity concentration of the N-drift region 30 is linear in the structure as shown in FIG. 1, it is known that the breakdown voltage is increased. If the impurity concentration is linear, the breakdown voltage increases as the N-drift region 30 is depleted and the horizontal electric field becomes flat. This method has the advantage that it can be manufactured without an additional mask, but has a disadvantage of requiring a long time high temperature process (diffusion).
상기 N-드리프트 영역(30)의 불순물 농도를 선형적으로 한 구조의 장점과 구현에 대해서는 머천트외 다수(S. Merchant, E. Anold, S. Mukherjee, H. Pein, R. Pinker)에 의해 간행물 "1991 IEEE 3rd International Symposium On Power Semiconductor devices and ICs(p.31~35)"에 발표된 제목 "Realization of high breakdown voltage (>700V) in thin SOI devices" 및 셍동장외 다수(Shengdong Zang, Jinny K. Sin, M. L. Lai, Ping K. Ko)에 의해 간행물 "IEEE Trans. Electron Devices(Vol. 46, NO. 5, May 1999, pp. 1036-1041)"에 발표된 제목 "Numerical Modeling of Linear Doping Profiles for High-Voltage Thin-Film SOI Devices"에 개시된 바를 예로 들 수 있다.For advantages and implementation of a structure in which the impurity concentration of the N-drift region 30 is linear, a publication by Merchant et al. (S. Merchant, E. Anold, S. Mukherjee, H. Pein, R. Pinker) "Realization of high breakdown voltage (> 700V) in thin SOI devices" published in "1991 IEEE 3rd International Symposium On Power Semiconductor devices and ICs (p.31-35)" and Shengdong Zang, Jinny K. Sin, ML Lai, Ping K. Ko), entitled "Numerical Modeling of Linear Doping Profiles for" published in "IEEE Trans. Electron Devices (Vol. 46, NO. 5, May 1999, pp. 1036-1041)". High-Voltage Thin-Film SOI Devices. "
따라서 본 발명의 목적은 항복 전압과 순방향 전압 강하의 트레이드 오프 특성이 개선된 SOI 전력 트랜지스터 및 그 제조 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide an SOI power transistor having improved tradeoff characteristics of breakdown voltage and forward voltage drop and a method of manufacturing the same.
상기한 목적을 달성하기 위하여 본 발명은 SOI LDMOSFET의 매몰층 옥사이드의 일부를 화학적으로 식각한 후 다시 옥사이드를 채움으로서 진공층을 매몰층의 일부 혹은 전부로 사용함을 특징으로 한다.In order to achieve the above object, the present invention is characterized by using a vacuum layer as part or all of the buried layer by chemically etching a part of the buried layer oxide of the SOI LDMOSFET and then filling the oxide again.
도 1은 일반적인 SOI(Silicon On Insulator) LDMOSFET(Lateral Double Diffused MOSFET)의 단면도1 is a cross-sectional view of a typical Silicon On Insulator (SOI) Lateral Double Diffused MOSFET (LDMOSFET).
도 2는 종래의 SIPOS(Semi-Insulating Poly Silicon layer) 구조를 이용한 SOI LDMOSFET의 일 단면도2 is a cross-sectional view of a SOI LDMOSFET using a conventional Semi-Insulating Poly Silicon layer (SIPOS) structure.
도 3은 매몰 산화층의 형태가 계단형인 SOI LDMOSFET의 단면도3 is a cross-sectional view of an SOI LDMOSFET in the form of a buried oxide layer;
도 4는 본 발명의 일 실시예에 따른 진공층을 매몰층의 일부로 사용한 SOI LDMOSFET의 구조 단면도4 is a cross-sectional view of a structure of an SOI LDMOSFET using a vacuum layer as a part of a buried layer according to an embodiment of the present invention.
도 5는 본 발명의 일 실시예에 따른 진공층을 매몰층으로 사용한 SOI LDMOSFET의 구조 단면도5 is a structural cross-sectional view of an SOI LDMOSFET using a vacuum layer as a buried layer according to an embodiment of the present invention.
도 6은 본 발명의 일 실시예에 따른 진공층을 매몰층의 일부로 사용한 SOI LDMOSFET의 공정 순서도6 is a process flow diagram of an SOI LDMOSFET using a vacuum layer as part of an investment layer in accordance with one embodiment of the present invention.
도 7a, 7b는 SOI LDMOSFET의 종래의 구조와 본 발명의 특징에 따른 매몰층의 일부를 진공층으로 대체한 구조의 수평전계 분포도7A and 7B are horizontal field distribution diagrams of a conventional structure of an SOI LDMOSFET and a structure in which a part of the buried layer is replaced with a vacuum layer according to a feature of the present invention;
도 8a, 8b는 SOI LDMOSFET의 종래의 구조와 본 발명의 특징에 따른 매몰층의 일부를 진공층으로 대체한 경우의 드레인 접합 부근에서 수직전계 분포도8A and 8B show a vertical electric field distribution in the vicinity of the drain junction when a part of the buried layer according to the conventional structure of the SOI LDMOSFET and a feature of the present invention is replaced with a vacuum layer.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서는 구체적인 구성 소자 등과 같은 특정 사항들이 나타나고 있는데 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들이 본 발명의 범위 내에서 소정의 변형이나 혹은 변경이 이루어질 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 또한 하기의 설명에서 동일한 구성 요소에 대해서는 동일한 참조 부호를 부여하였음을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, specific details such as specific components are shown, which are provided to help a more general understanding of the present invention, and it is understood that these specific details may be changed or changed within the scope of the present invention. It is self-evident to those of ordinary knowledge in Esau. In addition, it should be noted that the same reference numerals are assigned to the same elements in the following description.
RESURF 조건에 따라 설계된 SOI LDMOSFET에서 수평전계의 극대치는 종래 기술에 따른 도 1의 구조를 참조하면 P 바디(32) 와 N-드리프트 영역(30)의 경계와 N-드리프트 영역(30)과 드레인 접합(33)의 경계 영역 2군데에서 나타난다. 그리고, 수직전계의 극대치는 드레인 접합 부근에서 N-드리프트 영역(30)과 매몰산화층(20)의 경계에서 나타난다.In the SOI LDMOSFET designed according to the RESURF condition, the maximum of the horizontal electric field is referred to the structure of FIG. 1 according to the prior art, and the boundary between the P body 32 and the N-drift region 30 and the N-drift region 30 and the drain junction are referred to. It appears in two boundary regions of (33). The maximum value of the vertical electric field appears at the boundary between the N-drift region 30 and the buried oxide layer 20 near the drain junction.
항복전압을 최대화하기 위해서는 드레인 접합 부근의 수직전계를 낮추고, 수평전계 분포를 평평하게 (flat) 하기 위한 노력이 필요하다. 앞에서 예를 든 SOI LDMOSFET의 특성을 개선하기 위한 노력들은 모두 이와 같은 맥락에서 이해될 수 있다. SIPOS층을 사용한 구조와 N-드리프트 영역의 불순물의 농도를 선형적으로 한 구조는 수평방향의 전계를 평평하게 하기 위한 노력의 일환이고 매몰 산화층의 구조를 계단형으로 한 구조는 수직방향의 전계를 줄이기 위함이다.In order to maximize the breakdown voltage, efforts are required to lower the vertical field near the drain junction and to flatten the horizontal field distribution. All of the efforts to improve the characteristics of the SOI LDMOSFET, as exemplified above, can all be understood in this context. The structure using the SIPOS layer and the structure in which the impurity concentration in the N-drift region is linear is part of an effort to flatten the electric field in the horizontal direction, and the structure in which the buried oxide layer is stepped in the structure is a vertical electric field. To reduce.
본 발명은 수직방향의 전계를 줄이기 위해 매몰 산화층의 일부를 화학적으로 식각하여 매몰 산화층의 일부를 제거한 후 옥사이드를 다시 증착하여 진공영역을 매몰 산화층의 일부 또는 전부로 사용한다.The present invention uses a vacuum region as part or all of the buried oxide layer by chemically etching a part of the buried oxide layer to remove a part of the buried oxide layer and then depositing oxide again to reduce the electric field in the vertical direction.
진공층을 매몰층으로 사용하면 진공층의 유전율이 옥사이드에 비해 1/4로 작으므로 진공층을 진공층의 두께보다 4배 두꺼운 옥사이드 층으로 생각할 수 있다. 따라서, 드레인 접합 부근의 수직방향의 전계가 낮아져서 항복전압이 수직방향의 전계의 극대값의 영향을 받는 경우 항복전압이 증가한다. 도 1에 도시된 종래 기술에서 매몰 산화층(20)의 두께를 4배 두껍게 하면 매몰 진공층과 같은 효과를 얻을 수 있지만 열산화 방법으로 2um 이상을 증착하기 위해서는 고온에서 장시간의 공정이 필요하므로, 본 발명과 같은 매몰 진공층을 사용하는 것이 보다 생산적이다.When the vacuum layer is used as a buried layer, the dielectric constant of the vacuum layer is 1/4 smaller than that of the oxide, so the vacuum layer can be considered as an oxide layer four times thicker than the thickness of the vacuum layer. Therefore, the breakdown voltage increases when the electric field in the vertical direction near the drain junction is lowered and the breakdown voltage is affected by the maximum value of the electric field in the vertical direction. When the thickness of the buried oxide layer 20 is 4 times thicker in the prior art illustrated in FIG. 1, the same effect as the buried vacuum layer can be obtained, but in order to deposit 2 μm or more by the thermal oxidation method, a long time process at a high temperature is required. It is more productive to use a buried vacuum layer as in the invention.
그리고 상기 도 3에 도시된 바와 같은 매몰 산화층(50)을 계단형으로 한 구조는 본 발명과 같이 진공층을 사용하는 경우에 비해 제작하기가 어려운 단점을 지니고 있다. 따라서, 본 발명과 같이 SOI LDMOSFET에서 수직전계의 극대치를 줄이는방법으로 진공층을 매몰층의 일부 혹은 전부로 사용하는 방법이 유용할 수 있다.In addition, the structure in which the buried oxide layer 50 as stepped as shown in FIG. 3 has a disadvantage in that it is difficult to manufacture compared to the case of using the vacuum layer as in the present invention. Therefore, a method of using the vacuum layer as part or all of the buried layer may be useful as a method of reducing the maximum value of the vertical electric field in the SOI LDMOSFET as in the present invention.
상기 머천트외 다수(S. Merchant, E. Anold, S. Mukherjee, H. Pein, R. Pinker)에 의해 발표된 제목 "Realization of high breakdown voltage (>700V) in thin SOI devices"에는 산화막의 두께가 두꺼워지면 항복전압이 높아지는 결과를 개시하고 있다. 이러한 결과에 비추어 볼 때 본 발명의 진공층은 기존 산화막보다 4배 두꺼운 산화막으로 간주할 수 있으므로, 종래와 비교하여 항복전압이 증가한다.The thickness of the oxide film is included in the title "Realization of high breakdown voltage (> 700V) in thin SOI devices" published by S. Merchant, E. Anold, S. Mukherjee, H. Pein, R. Pinker. As the thickness increases, the breakdown voltage increases. In view of these results, the vacuum layer of the present invention can be regarded as an oxide film that is four times thicker than the conventional oxide film, so that the breakdown voltage increases compared with the conventional one.
도 4에는 본 발명의 일 실시예에 따른 진공층을 매몰층의 일부로 사용한 SOI LDMOSFET의 구조가 개시되며, 도 5에는 진공층을 매몰층으로 사용한 SOI LDMOSFET의 구조가 나타나 있다. 도 4를 참조하면, 본 발명에 따른 SOI LDMOSFET는 종래와 마찬가지로, 소스 전극(41), 드레인 전극(43) 및 게이트 전극(42), P바디(32) 및 N-드리프트 영역(30) 등을 포함하여 구성된다. 이때, 상기 P바디(32) 및 N-드리프트 영역(30)의 하부에 형성되는 매몰층은 그 일부에 진공층이 형성된다. 이때 매몰층은 진공층으로 형성되는 매몰 진공층(61)과 산화층으로 형성되는 매몰 산화층(62)으로 구성되는 것으로 볼 수 있다. 즉 도 4에 도시된 바와 같이, 소스 전극(41) 하부에는 매몰 산화층(62)이 형성되나 드레인 전극(43) 하부에 매몰 진공층(61)이 형성됨을 볼 수 있다. 이는 도 1에 도시된 바와 같은 종래의 매몰산화층(20)에서 드레인 전극(43)의 하부에 있는 부분이 상기 도 4에 도시된 바와 같은 매몰 진공층(61)으로 대체된 것으로도 볼 수 있다.4 illustrates a structure of an SOI LDMOSFET using a vacuum layer as part of an investment layer, and FIG. 5 illustrates a structure of an SOI LDMOSFET using a vacuum layer as an investment layer. Referring to FIG. 4, the SOI LDMOSFET according to the present invention has a source electrode 41, a drain electrode 43 and a gate electrode 42, a P body 32, an N-drift region 30, and the like, as in the related art. It is configured to include. At this time, the buried layer formed under the P body 32 and the N-drift region 30 has a vacuum layer formed on a part thereof. In this case, the buried layer may be regarded as being composed of a buried vacuum layer 61 formed of a vacuum layer and a buried oxide layer 62 formed of an oxide layer. That is, as shown in FIG. 4, the buried oxide layer 62 is formed under the source electrode 41, but the buried vacuum layer 61 is formed under the drain electrode 43. It can be seen that the portion of the lower portion of the drain electrode 43 in the conventional investment oxide layer 20 as shown in Figure 1 is replaced by the buried vacuum layer 61 as shown in FIG.
도 4에 도시된 바와 같이, 매몰층의 일부를 진공으로 사용하면 그렇지 않은 일반적인 경우에 비해 전계의 극대치가 진공과 옥사이드 경계 부근에 또 하나 발생한다. 따라서, 이 극대값에 의해서 다른 극대 전계값들이 낮아져서 그만큼 항복전압이 증가한다. 즉, 이는 진공과 옥사이드의 상대적 유전율의 차이에 의한 캐패시턴스의 변화와 이로 인한 전계 분포의 변화로 설명될 수 있다.As shown in FIG. 4, when a part of the buried layer is used as a vacuum, the maximum value of the electric field is generated near the vacuum and oxide boundary as compared to the general case. Therefore, this maximum value lowers the other maximum electric field values, thereby increasing the breakdown voltage. That is, this can be explained by the change in capacitance caused by the difference in relative permittivity between vacuum and oxide and the change in electric field distribution.
도 6은 본 발명의 일 실시예에 따른 진공층을 매몰층의 일부로 사용한 SOI LDMOSFET의 공정 순서도이다. 도 6을 참조하면, 먼저 도 6의 (a)에 도시된 바와 같은 SDB(Silicon Directed Bonded) SOI 웨이퍼에서 도 6의 (b)에 도시된 바와 같이 산화층(Oxide)을 마스크하여 SOI 층 가장자리의 일부분을 매몰층이 드러나도록 식각을 행한다. 이후 (c)에 도시된 바와 같이 상기 드러난 부분을 통해 매몰 산화층(Buried Oxide)을 습식 식각(wet etch)하여 매몰 산화층의 일부를 제거하며, 이후 (d)에 도시한 바와 같이, 상기 SOI 층의 식각된 부분에 산화층을 다시 증착하여 진공층(Air Gap)을 형성하게 된다.6 is a process flow diagram of an SOI LDMOSFET using a vacuum layer as part of an investment layer in accordance with one embodiment of the present invention. Referring to FIG. 6, a portion of an edge of an SOI layer is first masked by masking an oxide layer as shown in FIG. 6B in a Silicon Directed Bonded (SDB) SOI wafer as shown in FIG. 6A. The etching is performed to reveal the buried layer. Subsequently, as shown in (c), the buried oxide layer is wet etched through the exposed portion to remove a part of the buried oxide layer, and then, as shown in (d), the SOI layer The oxide layer is deposited again on the etched portion to form an air layer.
이와 같이, SOI LDMOSFET에서 매몰층의 일부를 진공층으로 대체한 경우 소자의 특성 검증을 위해 MEDICI(MEDICI two dimensional device simulation program users manual, AVANT. 1999)로 수치모사를 수행하였다. 하기 표 1에 수치모사에 사용된 소자 설계 변수를 나타내었다.As such, when a part of the buried layer was replaced with a vacuum layer in the SOI LDMOSFET, numerical simulation was performed by MEDICI (MEDICI two dimensional device simulation program users manual, AVANT. 1999) to verify device characteristics. Table 1 shows the device design parameters used in the numerical simulation.
상기된 MEDICI 소자 시뮬레이션에 사용된 소자 변수들에 대한 시뮬레이션 결과를 종래와 비교하여 이하 도 7 및 도 8을 참조하여 설명한다.Simulation results for the device variables used in the MEDICI device simulation described above will be described below with reference to FIGS. 7 and 8 in comparison with the prior art.
도 7a, 7b에는 종래의 구조와 본 발명에 따라 매몰층의 일부를 진공층으로 대체한 구조의 수평전계 분포를 나타내었다. 도 7a는 도 1에 도시된 바와 같은 종래의 구조에 대한 수평전계 분포를 나타내며, 도 7b는 본 발명의 구조에 대한 수평전계 분포를 나타낸다. 도 7a, 7b에서 가로축은 N-드리프트 영역(30)의 가로 위치를, 세로축은 수평전계를 나타낸다. 도 7a, 7b에서 알 수 있듯이 본 발명에 따라 매몰층의 일부를 진공층으로 사용한 경우에 있어서 같은 드레인 전압이 인가되었을 때 N-드리프트 영역(30)과 드레인 접합(33)의 경계 영역에서의 전계 극대치가 종래의 구조에 비해 낮아졌음을 알 수 있다. 이는 매몰 진공층과 산화층의 경계에 새로운 전계 극대치가 발생했기 때문이다.7A and 7B show a horizontal electric field distribution of a conventional structure and a structure in which a part of a buried layer is replaced with a vacuum layer according to the present invention. FIG. 7A shows the horizontal electric field distribution for the conventional structure as shown in FIG. 1, and FIG. 7B shows the horizontal electric field distribution for the structure of the present invention. 7A and 7B, the horizontal axis represents the horizontal position of the N-drift region 30, and the vertical axis represents the horizontal electric field. As shown in FIGS. 7A and 7B, when a part of the buried layer is used as a vacuum layer according to the present invention, when the same drain voltage is applied, an electric field in the boundary region between the N-drift region 30 and the drain junction 33 is applied. It can be seen that the maximum value is lower than that of the conventional structure. This is because a new electric field maximum is generated at the boundary between the buried vacuum layer and the oxide layer.
도 8a, 8b에는 종래의 구조와 매몰층의 일부를 진공층으로 대체한 경우의 드레인 접합 부근에서 수직전계 분포를 나타내었다. 도 8a는 도 1에 도시된 바와 같은 종래의 구조에 따른 경우를 나타내며, 도 8b는 본 발명의 구조에 따른 경우를 나타낸다. 도 8a, 8b에서 가로축인 드레인 접합 부근에서의 N-드리프트 영역(30)의 수직 위치를 나타내고, 세로축은 수직전계를 나타낸다. 도 8a, 8b에서 알수 있듯이 본 발명에 따라 매몰층의 일부를 진공층으로 사용한 경우에 있어서 같은 드레인 전압이 인가되었을 때 N-드리프트 영역(30)과 매몰 산화층(20)의 경계에서의 수직전계가 작아졌음을 알 수 있다. 이는 전술한 바와 같이 매몰 진공층의 유전율이 산화층에 비해 1/4의 값을 갖기 때문이다.8A and 8B show the vertical electric field distribution in the vicinity of the drain junction when a part of the conventional structure and the buried layer are replaced with a vacuum layer. 8A shows a case according to the conventional structure as shown in FIG. 1, and FIG. 8B shows a case according to the structure of the present invention. 8A and 8B show the vertical position of the N-drift region 30 in the vicinity of the drain junction which is the horizontal axis, and the vertical axis shows the vertical electric field. 8A and 8B, when a part of the buried layer is used as a vacuum layer according to the present invention, when the same drain voltage is applied, the vertical electric field at the boundary between the N-drift region 30 and the buried oxide layer 20 It can be seen that the smaller. This is because the dielectric constant of the buried vacuum layer has a value of 1/4 of the oxide layer as described above.
이상의 MEDICI를 이용한 수치모사 결과에서 매몰층의 일부를 진공층으로 대체한 SOI LDMOSFET의 경우 수평전계와 수직전계의 극대값이 종래의 구조에 비해 낮아져 항복전압이 증가함을 알 수 있다.In the numerical simulation results using MEDICI, the maximum value of the horizontal and vertical fields of the SOI LDMOSFET replacing part of the buried layer with the vacuum layer is lower than that of the conventional structure, and thus the breakdown voltage increases.
상기와 같은 구성에 의해 본 발명의 특징에 따른 SOI LDMOSFET이 구성될 수 있으며, 상기한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나 여러 가지 변형이 본 발명의 범위를 벗어나지 않고 실시될 수 있다. 따라서 본 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 청구범위와 청구범위의 균등한 것에 의하여 정하여져야 할 것이다.The SOI LDMOSFET according to the features of the present invention can be configured by the above-described configuration, but the specific embodiments have been described in the above description of the present invention, and various modifications can be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be defined by the described embodiments, but by the claims and equivalents of the claims.
상기한 바와 같이 본 발명은 SOI LDMOSFET의 매몰층 옥사이드의 일부를 화학적으로 식각한 후 다시 옥사이드를 채움으로서 진공층을 매몰층의 일부 혹은 전부로 사용하여, 매몰 진공층으로 인해 수직전계와 수평전계가 종래의 구조에 비해 낮아져 항복전압이 증가하게 되므로, 항복 전압과 순방향 전압 강하의 트레이드 오프 특성이 개선될 수 있다.As described above, the present invention uses a vacuum layer as part or all of the buried layer by chemically etching a part of the buried layer oxide of the SOI LDMOSFET and then filling the oxide, so that the vertical and horizontal electric fields are reduced due to the buried vacuum layer. Since the breakdown voltage is increased compared to the conventional structure, the trade-off characteristic of the breakdown voltage and the forward voltage drop can be improved.
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