KR100396270B1

KR100396270B1 - 분산제어시스템내 메인제어보드의 하드웨어 이중화구현장치

Info

Publication number: KR100396270B1
Application number: KR1019960007421A
Authority: KR
Inventors: 민세일
Original assignee: 삼성전자주식회사
Priority date: 1996-03-19
Filing date: 1996-03-19
Publication date: 2003-11-20
Also published as: KR970066869A

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야:

분산제어시스템내 메인제어보드의 하드웨어 이중화를 구현하는 장치

2. 발명이 해결하려고 하는 기술적 과제:

ATM교환기 제어계내 CPU보드의 마이크로 프로세서(SUPER SPACE)는 64비트 마이크로 프로세서를 사용할 때 메인제어보드의 하드웨어 이중화를 구현

3. 발명의 해결방법의 요지:

본발명은, 분산제어시스템내 메인제어보드의 하드웨어 이중화를 구현하는 장치에 있어서; 동작측 제어계 및 대기측 제어제가 각각 64비트 마이크로 프로세서(SUPER SPACE)를 사용하는 CPU보드, 메모리 보드, 및 이중화보드를 포함하며, 동작측 제어계 및 대기측 제어계내 각 보드들 간은 M버스로, 상기 동작측 및 대기측의 이중화보드간이 X버스로 연결되며; 상기 동작측 이중화보드가; 상기 M버스 정합기능을 수행하는 EPLD0와, 상기 X버스 구동하는 Bi-DRV0를 포함하며, 상기 대기측 이중화보드가; X버스 수신기능을 하는 Bi-DRV1과, 상기 X버스로 수신된 데이타를 소정 제어에 의하여 저장하는 FIFO메모리와, 상기 FIFO메모리와 상기 FIFO메모리의 출력을 제어하며, M버스 정합기능을 수행하는 EPLD2로 구성하여 상기 M버스 정합을 수용하고 상기 X버스로 상기 동작/대기가 확장 연결되게 수행한다.

4. 발명의 중요한 용도:

ATM-ESS시스템내 메인제어보드의 하드웨어 이중화 구현

Description

분산제어시스템내 메인제어보드의 하드웨어 이중화 구현장치

본 발명은 분산제어시스템에 관한 것으로, 특히 분산제어시스템내 메인제어보드의 하드웨어 이중화 구현장치에 관한 것이다.

중대형 ATM-ESS시스템은 분산제어 시스템이며 각각의 제어계는 고신뢰성을 유지하기 위해 통상 이중화로 구현된다. 온 라인(on line) 서비스중인 제어계는 동작/대기(active/standby)상태로 운용되며 모든 처리는 동작측에서 주관하게 된다. 운용도중 동작측이 정상적인 동작을 수행할 수 없는 상태가 발생되면 대기측은 바로 즉시 동작상태로 전환되어 동작을 하게 된다.

제1도는 종래의 분산제어시스템내 메인제어보드의 하드웨어 이중화를 구현한장치도이다. 제어계(예를 들면, ATM-ESS시스템의 제어계)는 동작측과 대기측으로 이중화되어 있으며, 그 각각은 CPU보드(2,12), 메모리보드(4,14), 이중화보드(12,22)를 포함하고 있다. 이들 보드간에는 VME버스로 연결되어 있으며, 동작측 이중화보드(6)와 대기측 이중화보드(16) 간에는 이중화버스로 연결되어 있다. 상기 이중화버스도 VME버스이다.

제1도와 같은 구성에 따른 동작을 살펴보면 다음과 같다. 모든 시스템 프로그램은 제어계내의 메모리보드(4)에 로딩되어 VME버스를 통해 MC68030 32비트 마이크로 프로세서가 들어있는 CPU보드(2)와 연동되어 시스템작동(system running)을 한다. 시스템 작동중 동작측 CPU보드(2)가 메모리보드(4)에 라이트(write)하는 모든 내용은 이중화 보드(6,16)를 통하여 동일하게 대기측 메모리 보드(14)에도 라이트된다. 따라서 동작측/대기측 메모리 보드(4,14)는 항상 동일한 내용을 가지고 있다. 그러므로 대기측 제어계가 동작상태로 절체되면 이전 동작측과 동일하게 제어계 기능을 수행할 수 있게 된다.

그러나 요즘에 들어서 중대형 ATM교환기 제어계내 CPU보드의 마이크로 프로세서는 64비트 마이크로 프로세서를 사용하고 있는 추세인데 그러면, CPU보드와 메모리보드 간에는 전용버스인 M버스(50MHz의 싱크로너스 버스)로 구현되어야 한다. 이런 경우에는 제1도와 같은 기존의 구성으로는 이중화 제어기능을 구현하지 못하게 된다. 즉 기존의 이중화 제어기능을 메모리보드간 또는 메모리보드와 CPU보드간이 VME버스로 구성되어 있기 때문에 상기 VME버스로는 상기의 M버스를 수용할 수 없기 때문이다.

따라서 본 발명의 목적은 이중화보드론 M버스 정합로직이 되게 구현하는 장치를 제공하는데 있다.

본 발명의 다른 목적은 이중화 제어기능을 구현하는데 있어 M버스의 확장을 수용하는 새로운 X버스를 구현하는데 있다.

본 발명의 또 다른 목적은 동작측 CPU사이클 수행이 대기측에 의해 지연되는 것을 없애는 메모리를 사용하는 장치를 제공하는데 있다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

제2도는 본 발명의 분산제어시스템내 메인제어보드의 하드웨어 이중화를 구현한 장치도이다. 제2도의 구성은, 동작측 제어계와 대기측 제어계로 나누어져 있으며 각각은 CPU보드(22, 32), 메모리보드(24,34), 이중화보드(26,36)를 포함하고 있다.

CPU보드(22, 32)는 본 발명에 따라 64비트 RISC 마이크로 프로세서 예를 들면, Super Sparc 마이크로 프로세서를 사용하고 있으며, 그에 따라 동작측/대기측내 각 보드들간에는 종래와는 달리 M버스(50MHz 싱크로너스 버스)로 연결되어 있다. 그리고 이중화보드(26,36)간에는 새로운 개념의 버스 즉, X버스로 연결된다. X버스는 본 발명을 설명하기 위해 본 명세서에서 새롭게 정의된다.

제3도는 본 발명에 따른 이중화보드(26, 36)의 구체블럭 구성을 보여주고 있다. 상기 구성은, M버스 정합을 수용하고 X버스로 동작/대기가 확장 연결되게 한다. 제3도에 도시된 바와 같이, 상기 M버스를 구성하는 신호들은 MCLK,MAD[63..0], MAS^*, MRDY^*, MRTY^*, MERR^*, MID[3..0]이며, 상기 X버스를 구성하는 신호들은 XCLK, XAD[63..0], XAS^*, XRDY^*, XRTY^*, XERR^*, XEER_S^*로 이루어진다. 여기서, M버스의 신호중 MCLK은 M버스 클럭, MAD[63..0]는 M버스 어드레스 및 데이타, MAS^*는 M버스 어드레스 스트로브신호, MRDY^*는 처리 상태 비트 인코딩신호(transaction status bit encoding), MID[3..0]는 M버스 인식자이다. 그리고 X버스의 신호중 XCLK은 X버스 클럭, XAD[63..0]는 X버스 어드레스 및 데이타, XAS^*는 M버스 어드레스 스트로브신호, XRDY^*는 처리 상태 비트 인코딩신호(transaction status bit encoding)이다.

제3도에서, 상기 X버스를 기준으로 좌측에 있는 회로부가 동작측 이중화보드(26)이고, 우측에 있는 회로부가 대기측 이중화보드(36)임을 이해하여야 한다.

이하 제2도 및 제3도의 구성에 따라 본 발명의 동작을 더욱 상세히 설명한다.

먼저 동작상태에서 대기상태로 데이타를 라이트 과정을 설명한다.

(1 )동작 상태 → 대기상태 데이타 라이트 과정

동작측/대기측 제어계는 양측 이중화보드(26, 36)가 동작되기 이전에 양측 CPU보드(22, 32) 사이에 마련된 시리얼버스를 사용하여 서로 중재하여 동작측/대기측를 결정하게 된다. 이러한 중재에서 좌측 제어계가 동작측으로 결정되었다면 동작측 CPU보드(22)는 이중화보드(26)의 EPLD0(40)에 CONN^*=L, ACTIVE^*=L로 어서트(assert)한다. 이에 EPLD0(40)는 양방향 드라이버인 Bi-DRV0(42)의 인에이블신호인 DCONN^*와 어드레스 방향신호인 DIR, 데이타 방향신호인 DDIR를 어서트(assert)한다.

상기 좌측 제어계가 동작측으로 결정되면 우측 제어계는 대기측으로 결정되는데 이때 대기측 CPU보드(32)는 이중화보드(36)의 ELLD2(50)에 CONN^*=L, ACTIVE^*=H로 어서트(assert)한다. 이에 EPLD2(50)는 양방향 드라이브인 Bi-DRV1(44)의 인에이블신호인 DCONN^*와 어드레스 방향신호인 DIR, 데이타 방향신호인 DDIR를 어서트(assert)한다.

이렇게 하여 X버스의 양측 Bi-DRV(42, 44)는 인에이블되고 데이타 라이트할 방향이 결정된다.

그후 동작측 CPU보드(22)에서 메모리보드(24)로 데이타 라이트 수행시 M버스신호가 동작측 이중화보드(26)에 입력된다. 즉, M버스 클럭인 MCLK, M버스 어드레스 및 데이타 MAD[63..0], M버스 어드레스 스트로브신호인 MAS^*, 처리 상태 비트 인코딩 신호인 MRDY^*, MRTY^*, MERR^*, M버스 인식자인 MID[3..0]을 입력한다. 여기서,상기 MERR^*, MRDY^*, MRTY^*의 상태에 따라서 다음과 같은 상태를 나타낸다.

그리고 CPU보드(22)로부터 이중화보드(26)로 입력되는 M버스 어드레스 스트로브신호인 MAS^*가 로우상태일때 동작을 살피면 다음과 같다. 일예로, 어드레스인 MAD[31..0] = $2000000 (메모리 보드영역)이고 처리 형태인 MAD[39..36] = LLLL(라이트 사이클)이면, 메모리보드(24)에 라이트하는 사이클이 된다. 이때 이중화보드(26)의 EPLD0(40)는 DCLK, DAD[63..0], DAS^*도 같이 어서트(assert)된다. 이에 인에이블되고 데이타 방향 결정된 Bi-DRV0(42)에 의해 X버스상에 DCLK는 XCLK로, DAD[63..0]는 XAD[63..0]로, DAS^*는 XAS^*로 출력된다.

한편, 대기측 이중화보드(34)의 Bi-DRV1(44)은 이미 인에이블되어 있고, 데이타 방향이 수신되는 쪽으로 결정되어 있기 때문에 입력된 X버스상의 XCLK는 WRCLK로, XAD[63..0]는 DAD[63..0]로, XAS^*는 DAS^*로 되어 출력된다. 대기측EPLD1(52)은 DAS^*=L, DAD[39..36]=LLLL로 입력되면 WREN=H로 어서트(assert)한다. FIFO메모리(46)는 WREN=H, WRCLK이 라이징 에지에서 DAS^*, DAD[63..0]을 입력으로 래치한다. FIFO메모리(46) 내부에 DAS^*, DAD[63..0]의 내용이 들어오면 OR(Output Ready)=H가 된다.

EPLD2(50)에서는 OR=H로 입력되면 대기측 M버스측 버스를 사용하기 위하여 MBR^*(M버스 요구신호)=L로 어서트(assert)한다. M버스아비터(arbitor)에서 M버스 사용 가능하면 대기측 이중화 보드(36)의 EPLD2(50)에 MBG^*(M버스 승인)=L로 입력된다. 이에 따라 EPLD2(50)는 MBB^*(M버스 비지)=L를 어서트(assert)하여 M버스를 점유하였음을 알린다. 이와 동시에 상기 EPLD2(50)는 RDEN=H를 FIFO메모리(46)에 어서트(assert)한다. 상기 FIFO메모리(46)는 DAS0^*, DAD0[63..0]를 EPLD2(50)에게 내놓는다. 그러면 EPLD2(50)는 대기측 M버스상에 MAS^*, MAD[63..0]을 출력한다. 이리하여 대기측 메모리 보드(제2도의 34)는 동작측 메모리보드(24)에 라이트된 내용과 동일한 내용이 라이트된다.

대기측 메모리 라이트 과정에서 메모리보드(34)가 라이트될 수 없는 상태가 되어 대기측 M버스상에서 MRDY^*, MRTY^*, MERR^*로 비정상상태를 알려 오면 EPLD2(50)는 RTM, RFM을 어서트(assert)하여 FIFO메모리(46)에 재전송할 수 있게 한다. 2번째 시도에서도 대기측 M버스상에서 MRDY^*, MRTY^*, MERR^*로 비정상상태를 알려 오면 EPLD2(50)는 DMER^*=L로 EPLD1(52)에 어서트(assert)한다. 이에 EPLD1(52)은 DERR_S^*=L로 어서트(assert)하여 X버스상에 XEER=S^*=L가 되게 한다. X버스상의 XEER_S^*는 동작측 EPLD0(40)에 DEER_S^*=L로 입력되어 대기측이 상기 비정상상태를 알 수 있게 된다.

이번에는 대기측 보드상에 비정상상태인 경우로, FIFO메모리(46)상에 내용이 풀(full)이 발생하였울 경우에는 IR(input ready)=L로 발생된다. 이때 EPLD1(52)에서는 DMER^*=L일 때와 마찬가지로 DEER_S^*=L로 어서트(assert)하여 대기측에 비정상상태가 되었음을 동작측에 알려 주게 된다.

다음으로 대기상태에서 동작상태로 메모리 데이타를 리드하는 과정을 설명한다.

(2)대기상태 → 동작상태 메모리 데이터 리드 과정

동작측 CPU보드(22)에서 메모리 보드(24)로 데이타 리드 수행시 M버스가 동작측 이중화 보드(26)에 입력된다. CPU보드(22)로부터 이중화보드(26)로 입력되는 MAS^*가 로우상태일 때 어드레스인 MAD[31..0]=$2000000∼2FFFFFFF(메모리 보드영역)이고 처리타입인 MAD[39..36] =LLLH(리드사이클)이면 메모리보드(14)에 리드사이클이 될것이다. 이때 동작측 이중화보드(26)의 EPLD0(40)는 DCLK, DAD[63..0], DAS^*도같이 어서트(assert)되게 한다. 이에 인에블되고 데이타 방향이 결정된 Bi-DRV0(42)에 의해 X버스상에 DCLK는 XCKL로, DAD[63..0]는 DAD[63..0]는 XAD[63..0]로, DAS^*는 XAS^*로 출력되게 한다. 이때 대기측 리드 사이클에서 주의할 것은 MAS^*=H되는 시점에 DDIR(데이타 방향)은 신호레벨을 바꾸어 X버스상에서 입력될 수 있도록 해주어야 한다는 것이다.

Bi-DRV1(44)은 이미 인에이블되어 있고 데이타 방향이 수신되는 쪽으로 결정되어 있기 때문에 X버스상의 XCLK는 WRCLK로, XAD[63..0]는 DAD[63..0]로, XAS^*는 DAS^*로 되어 대기측으로 출력된다.

대기측 이중화보드(36)의 EPLD1(52)은 DAS^*=L, DAD[39..36]=LLLH로 입력되면 RDCYC^*=L로 하여 EPLD2(50)에 어서트(assert)한다. EPLD2(50)에서는 RDCYC^*=L로 입력되면 대기측 M버스를 사용하기 위하여 MBR^*(M버스 요구)=L로 어서트(sssert)한다. M버스 아비터(arbitor)에서 M버스 사용가능하면 대기측 이중화보드(36)의 EPLD2(50)에 MBG^*(M버스 승인)=L로 입력되게 한다. 이에 EPLD2(50)는 MBB^*(M버스 비지)=L를 어서트하여 M버스 점유를 알린다. 이와 동시에 상기 EPLD2(50)는 DBUSEN^*= L, DBUFDIR=H로 버스 버퍼(48)에 어서트(assert)한다. 상기 버스버퍼(48)는 DAS0^*, DADO[63..0]를 EPLD2(50)에게 내놓는다. 그러면 EPLD2(50)는 대기측 M버스상에MAS^*, MAD[63..0]을 출력한다. 이리하여 대기측 메모리 보드(제2도의 34)를 리드할 수 있도록 대기측 M버스상에 MAS^*, MAD[63..0]가 어서트(assert)된다. 이때 대기상태 리드 사이클에서 주의할 것은 MAS^*=H되는 시점에 DBUFDIR(데이타 방향)은 신호레벨을 바꾸어 반대방향으로 데이타가 입력될 수 있도록 해 주어야 한다는 것이다. 대기상태 M버스상에서 MRDY^*, MRTY^*, MEER*=LHH로 EPLD2(50)에 입력되면 이때 MAD[63..0]상에 유효한 데이타를 리드하여 반대방향으로 진행되어 대기측 MAD[63..0]→DAD0[63..0]→DAD[63..0]→동작측 DAD[63..0]→MAD[63..0]으로 동작측 M버스상에 나타나게 된다.

대기측 메모리 리드 과정에서 메모리보드(34)가 리드될 수 없는 상태가 되어 대기측 M버스상에서 MRDY^*, MRTY^*, MERR^*로 비정상상태를 알려 오면 EPLD2(50)는 DMER^*=L로 어서트(assert)한다. 이에 EPLD1(50)은 DEER_S^*=L로 어서트(assert)하여 X버스상에 XEER_S^*=L가 되게 한다. X버스상의 XEER_S^*는 동작측 EPLD0(40)에 DERR_S^*=L로 입력되어 지금 대기측이 비정상상태임을 알수 있게 된다.

상술한 바와 같이 본 발명은 중형 ATM교환기에서 기존의 32비트 마이크로프로세서 대신 64비트 RISC마이크로 프로세서을 사용하게 되었으며, 그에 따라 이중화보드를 M버스 정합로직이 되게 구현하고, M버스의 확장을 수용하는 새로운 X버스를 구현하여 제어보드 하드웨어가 이중화로 구현되게 하였다.

제1도는 종래의 분산제어시스템내 메인제어보드의 하드웨어 이중화를 구현한 장치도,

제2도는 본 발명의 분산제어시스템내 메인제어보드의 하드웨어 이중화를 구현한 장치도,

제3도는 본 발명에 따른 이중화보드(26, 36)의 구체블럭 구성도.

Claims

분산제어시스템내 메인제어보드의 하드웨어 이중화를 구현하는 장치에 있어서:

동작측 제어계 및 대기측 제어계가 각각 64비트 마이크로 프로세서(SUPER SPACE)를 사용하는 CPU보드, 메모리 보드, 및 이중화보드를 포함하며, 동작측 제어계 및 대기측 제어계내 각 보드들간은 M버스로, 상기 동작측 및 대기측의 이중화보드간이 X버스로 연결되며;

상기 동작측 이중화보드가;

상기 M버스 정합기능을 수행하는 EPLD0와,

상기 X버스 구동하는 Bi-DRV0를 포함하며,

상기 대기측 이중화보드가;

X버스 수신기능을 하는 Bi-DRV1과,

상기 X버스로 수신된 데이타를 소정 제어에 의하여 저장하는 FIFO 메모리와,

상기 FIFO메모리와 상기 FIFO메모리의 출력을 제어하며, M버스 정합기능을 수행하는 EPLD2로 구성하여 상기 M버스 정합을 수용하고 상기 X버스로 상기 동작/대기가 확장 연결되게 수행함을 특징으로 하는 장치.