KR100388832B1 - 자기저항 효과 헤드 및 그의 제조 방법 - Google Patents
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Abstract
강자성 터널 접합 막 또는 스핀 밸브 막으로부터 제조된 자기저항 효과 소자가 자기저항 센서로서 형성되는 자기저항 효과 헤드에서, 다이오드가 상기 자기저항 효과 소자의 제 1 전극 및 제 2 전극에 병렬로 접속되어 있다.
Description
본 발명은 자기저항 효과 헤드 및 자기저항 효과 헤드의 제조 방법에 관한 것이다.
종래 기술에서, 자기저항 (MR) 센서 또는 헤드로 알려진 자기 판독 변환기가 개시되었고, 이것은 높은 선밀도를 갖는 자기 표면으로부터 데이타를 판독할 수 있는 것으로 알려져 있다.
이런 종류의 MR 센서는, 판독 소자에 의해 검출된 자기 플럭스의 강도및 방향의 함수로서 저항의 변화에 의하여 자기장 신호를 검출한다.
그러한 MR 센서는, 판독 소자의 저항의 일 성분의 자화의 방향과 소자 내에 흐르는 감지된 전류의 방향 사이의 각도의 코사인의 제곱에 비례하여 변하는 이방성 자기저항 (anisotropic magnetic resistance; AMR) 의 원리에 따라 작동한다.
AMR 효과의 자세한 설명은, D. A Thomson 외의, "Memory Storage and Related Application," IEEE Trans. on Magnetics, MAG-11, p 1039 (1975) 에 나타나 있다.
AMR 효과를 사용하는 자기 헤드에서, 바크하우젠 잡음 (Barkhausen noise)을 억제하기 위하여, 수직 바이어스가 자주 인가된다. 수직 바이어스 인가 재료는 자주 FeMn, NiMn, 또는 니켈 산화물 등과 같은 반강자성 재료이다.
최근에는, 자성층이 비자성층 사이에 있는 상태에서 자성층들 사이의 전도 전자의 스핀-의존 (spin-dependent) 전도, 및 수반하는 계면에서의 스핀-의존 디스터번스 (spin-dependent disturbance) 에 기인하는 더욱 두드러진 자기저항 효과에 관한 보고가 있었다.
이 자기저항 효과는 거대 자기저항 효과 및 스핀 밸브 효과로서 다양하게 알려져 있다. 그러한 자기 센서는 적절한 재료로 제조되고, 개선된 감도 및 AMR 효과를 사용하는 센서보다 더 큰 저항 변화를 갖고 있다.
이런 종류의 MR 센서에서, 비자성층에 의해 분리된 한쌍의 자성층 사이의 플레이너 저항 (planar resistance) 은 그 두층에서의 자화 (magnetization) 사이의 각도의 코사인 값에 비례하여 변한다.
1988 년 6 월의 우선권을 갖는 일본 특개평 (KOKAI) 제 2-61572 에서, 자성층 내에서 자화의 안티-패럴렐 (anti-parallel) 정렬 때문에 발생하는 큰 MR 변화를 주는 박판 자성 구조에 관한 설명이 있다. 상기 인용된 명세서에서, 강자성 전이 금속 및 합금이 그 박판 구조에서 사용할 수 있는 재료로서 주어져 있다.
추가적으로, 부가적인 층이 중간층에 의해서 분리된 2 개의 자성층 중 하나 이상에 고정되어 있는 구조에 대한 설명이 있고, FeMn 이 그 고정된 층에 적당하다는 설명이 있다.
1990년 12월 11일의 우선일을 갖는 일본 특개평 (KOKAI) 제 4-358310 에서,내부에서 흐르는 전류 방향에 무관한 MR 센서로서, 비자성 금속층에 의해 분리된 강자성 재료의 2 개의 박막층을 갖고, 인가된 자계가 0 일때 그 2 개의 강자성층의 자화 방향이 수직으로 교차하고, 그 2 개의 비연결 자성층의 저항이 그 2 개 층의 자화 방향 사이각의 코사인 값에 비례하여 변하는 MR 센서를 개시하고 있다.
1990년 8월 22일 출원된 일본 특개평 (KOKAI) 제 4-103014 에서, 중간층이 강자성층 사이에 놓여있는 다층 강자성 터널 접합 소자에서의 강자성 터널 효과 막으로서, 바이어스 자계가 반강자성체로부터 그 강자성층중 하나 이상을 인가되는 강자성 터널 효과 막에 대해 설명하고 있다.
종래의 쉴드(shield) 스핀-밸브 헤드 및 쉴드 TMR 헤드는 과도한 전류 조건하에서 큰 열화를 보인다 (예를 들어, 43rd Annual Conference on Magnetism Magnetic Materials, Miami, Florida, 1998년 11월, p. 170 EB-09 를 참조하라).
아래 나타난 표 1 은 쉴드 AMR 헤드, 쉴드형 스핀 벨브 헤드, 및 쉴드 TMR 헤드에 대해 본 발명자 및 다른 자들에 의해 수행된 MR 비 EDD 정전기 방전 테스트의 결과를 보여준다.
인체 모델 (human body model) 이 상기 테스트에 사용되었고, 상기 테스트는 알려진 테스트 장치를 사용하여 수행되었다.
100-pF 세라믹 커패시터가 상기 샘플에 전하를 주는 커패시터로서 사용되었고, 1500 Ω 저항이 헤드 (테스트 하에 있는 장치) 와 커패시터사이에 삽입되었다.
우선, 전하가 전압 인가 장치 (HV 전력 공급)를 사용하여 커패시터 내에 저장되고, 그 후,헤드에 전하를 인가하도록 헤드에 스위치가 스위칭되고, 이것의 전후에 R-H 가 측정되었다.
AMR 헤드에 대해서는, 60 volt 의 높은 ESD 전압까지 MR 비의 저하가 관찰되지 않았으나, 스핀 밸브 헤드에 대해서는 25 volt 에서 MR 비의 저하가 관찰되었고, TMR 에 대해서는 단지 1 volt 에서 MR 비의 저하가 관찰되었다.
NiFe 합금으로 된 AMR 헤드의 감자부(感磁部)가 NiFe 합금으로 되고, 그 소자 온도가 ESD 전류에 의해서 NiFe 합금의 큐리 온도 (Curie temperature) 에 해당하는 660 ℃ 로 상승될 때, MR 비의 저하를 보이는 반면에, 스핀 밸브 헤드에서는, 반강자성층의 브로킹 온도 (Broking temperature) 가 높다하더라도, 이는 약 350 ℃ 이고, 이 온도를 초과할 때, MR 비의 저하가 있게되어 결국 AMR 헤드에서 보다 더 낮은 ESD 전류 및 ESD 전압에서 MR 비의 저하가 일어나게 되기 때문이다.
TMR 헤드의 경우에, ESD 전압에 의한 소자 파괴 모드 (element breakdown mode) 는 다르며, ESD 전압은 장벽층의 내전압에 의해 설정되고, 현 상태 소자에서는 ESD 전압은 약 1V 이다.
표 1
쉴드 AMR, 스핀 밸브, 및 TMR 헤드에 대한 MR 비 ESD 내전압
ESD 전압 (V) AMR (%) 스핀 밸브 (%) TMR (%)
0 0.8 1.7 2.4
0.5 0.8 1.7 2.4
0.8 0.8 1.7 2.4
1 0.8 1.7 2.4
2 0.8 1.7 0
5 0.8 1.7 0
8 0.8 1.7 0
10 0.8 1.7 0
15 0.8 1.7 0
20 0.8 1.7 0
25 0.8 1.7 0
30 0.8 0.7 0
60 0.8 0 0
65 0.3 0 0
70 0.8 0 0
헤드는 일반적으로 슬라이더 공정 (slider processing) 을 겪고, 서스펜션 (suspension) 에 부착되고, 출하전에 배선에 의해 접속되는데, 이 배선은 부유하는 전자파를 붙잡는 안테나로서 작용하여 그에 의하여 전류가 흐르게 한다.
이 전류는 ESD 테스트 동안에 헤드에 흐르는 전류와 동일한 효과를 갖고, 헤드를 파괴시킬 수 있다.
하드 디스크 드라이브와 같은 장비가 탑재된 후에도, 장비 잡음 또는 방사 잡음등에 의하여 과도한 센스 전류가 순간적으로 부여될 수 있고, 이런 종류의 과도한 전류는 또한 헤드를 파괴할 수 있다. 따라서, ESD 테스트에서 보인 강도는 이런 종류의 외부로부터 도입된 잡음으로부터의 손상에 대한 면역과 동등하다.
일본 특개평 (KOKAI) 제 6-103508 및 일본 특허 제 2784460 에서, 다이오드를 자기저항 효과 헤드와 병렬로 연결하기 위한 기술을 개시하고 있으나, 이 문서에서는, 자기저항 효과 헤드의 ESD 테스트에서 발생하는, 특히 AMR 을 사용하는 자기저항 효과 소자보다 더 낮은 ESD 전압 조건에서 발생하는 MR 비의 저하 문제로서 강자성 터널 접합 막 또는 스핀 밸브 막으로 된 자기저항 효과 소자에서 발생하는 MR 비의 저하 문제를 해결하기 위한 기술에 대해서는 개시하고 있지 않고, 이 문제를 해결하기 위한 제조 방법을 단순화하기 위한 기술을 개시하고 있지 않다.
다음으로 일본 특개평 (KOKAI) 제 4-103014 에서, 자기저항 효과 소자 내에 자성층에 대해 바이어스 자계를 인가하기 위한 기술에 대해서 언급하고 있다. 그러나, AMR 을 사용한 자기저항 효과 소자보다 훨씬 더 낮은 ESD 전압 조건에서 발생하는, 자기저항 효과 헤드의 ESD 테스트에서 발생하는 MR 비의 저하 문제를 해결하기 위한 기술에 대해서는 개시하고 있지 않다.
이에 더하여, 일본 특허출원 제 2651015 및 일본 특개평 (KOKAI) 제 8-21166 양자 모두에서, 자기 센서의 구조에 대해서는 언급하고 있으나, AMR 을 사용하는 자기저항 효과보다 더 낮은 ESD 전압 조건에서 발생하는, 자기저항 효과 헤드의 ESD 테스트에서 발생하는 MR 비의 저하의 문제점을 해결하기 위해 요구되는 기술에 대해서는 개시하고 있지 않다.
따라서, 본 발명의 목적은, 스핀 밸브 및 강자성 터널 접합 헤드에 우수한ESD 면역성을 제공함으로써, 종래 기술에서의 상기한 단점을 개선하는 것이다.
도 1 은 본 발명에 따른 자기저항 효과 헤드의 일례의 일반적 구성을 예시하는 평면도.
도 2a 는 본 발명에 따른 자기저항 효과 헤드에서 사용되는 다이오드의 일례의 구성을 예시하는 평면도.
도 2b 는 본 발명에 따른 자기저항 효과 헤드에서 사용되는 다이오드의 일례의 구성을 예시하는 단면도.
도 3 은 본 발명에 따른 자기저항 효과의 또다른 예의 구성을 예시하는 평면도.
도 4a 내지 4g 는 본 발명에 따른 자기저항 효과 헤드에서 사용된 다이오드를 제조하기 위한 방법의 주요 공정 단계를 예시하는 일련의 평면도들.
도 5 는 도 3 에 나타난 본 발명에 따른 자기저항 효과 헤드의 다른 예를 제조하기 위한 방법을 예시하는 플로우차트.
도 6 은 본 발명에 따른 자기저항 효과 헤드의 일례의 구성을 예시하는 단면도.
도 7 은 본 발명에 따른 자기저항 효과 헤드의 또다른 일례의 구성을 예시하는 단면도.
도 8 은 본 발명에 따른 자기저항 효과 헤드의 또다른 일례의 구성을 예시하는 단면도.
상기한 목적을 달성하기 위해서, 본 발명은 다음의 기술적 구성을 갖는다.
구체적으로, 본 발명의 제 1 태양은, 강자성 터널 접합 막 또는 스핀 밸브 막 중 어느 하나로부터 제조된 자기저항 효과 소자를 자기저항 센서로서 사용하는 자기저항 효과 헤드이고, 여기서, 다이오드가 상기 자기저항 효과 소자의 제 1 전극 및 제 2 전극과 병렬로 접속되도록 제공된다.
본 발명의 제 2 태양은 자기저항 효과 헤드를 제조하기 위한 방법으로서, 이에 의해, 강자성 터널 접합 막 또는 스핀 밸브 막 중의 어느 하나로 된 자기저항 효과 소자가 자기 헤드 기판 상에 형성되고, 다이오드가 상기 자기 헤드 기판으로 매립되어 형성되고, 그 후에, 상기 다이오드가 상기 자기저항 효과 소자의 제 1 전극 및 제 2 전극과 병렬로 접속된다.
본 발명에 따른 자기저항 효과 헤드는 상기한 기술 구성을 채용하기 때문에, 특히, 종래 발생하였던 문제점으로서, 강자성 터널 접합 막 또는 스핀 밸브 막으로 제조된 자기저항 효과 소자의 MR 비의 저하가, AMR 을 사용하는 자기저항 효과 소자에서 보다 낮은 ESD 전압 조건에서 발생하게 되는 문제점을 해결하고 있어서, 그 결과, 강자성 터널 접합 막 및 스핀 밸브 막에 의해 형성된 자기저항 효과 헤드 소자로 제조된 자기저항 효과 헤드에 있어서도, 이방성 자기저항 (anisotropic magnetoresistance; AMR) 효과를 사용한 자기저항 효과 헤드의 ESD 전압과 동등한 ESD 전압을 달성할 수 있고, 또한, 상기 자기저항 효과 헤드를 제조하는 공정을 단순화할 수 있다.
본 발명에 따른 자기저항 효과 헤드의 상세한 실시예는 첨부된 도면을 참조하여, 아래에서 상세히 설명한다.
특히, 도 1 은 본 발명에 따른 자기저항 효과 헤드의 일례의 구성을 예시하고, 이 도면은 강자성 터널 접합 막 또는 스핀 밸브 막 중의 어느 하나로서 선택된 자기저항 효과 소자를 자기저항 센서로서 사용하는 자기저항 효과 헤드 (10) 를 나타내며, 상기 자기 저항 효과 소자 (3) 의 제 1 전극 (2) 및 제 2 전극과 병렬로 접속된 다이오드 (4) 가 제공된다.
이에 더하여, 본 발명에서, 상기 다이오드 (4) 는 상기 자기저항 효과 소자 (3) 가 제공된 기판과 동일한 기판 (1) 상에 형성되는 것이 바람직하다.
또한, 다이오드 (4) 는 자기저항 효과 소자 (3) 가 제공된 기판에 매립되도록 형성되는 것이 바람직하다.
강자성 터널 접합 막을 사용하는 자기저항 효과 헤드 (10) 또는 스핀 밸브 막을 사용하는 자기저항 효과 헤드 (10) 의 구성에는 특별한 제한이 없으나, 강자성 터널 접합 막을 사용하는 자기저항 효과 헤드 (10) 의 기본적 구성의 일례는, 도 6 에 나타난 바와 같이, 기판 (1) 상에 형성된 하부 쉴드층 (lower shield layer; 21), 일부가 하부 쉴드 상에 형성되거나 하부 쉴드로서 기능하는 하부 전극층 (22), 하부 전극층 (22) 상에 형성되고 고정된 층 (23), 고정층 (24), 장벽층 (25) 및 프리층 (free layer; 26), 적어도 일부가 프리층 (26) 과 직접 접촉하고 있거나 그 사이에 놓인 절연막에 의해서 그 프리층과 분리된 수직 바이어스층 (27), 및 적어도 일부가 프리층 (26) 과 접촉하고 상부 쉴드 (31) 아래 위치하거나, 상부 쉴드 (31) 로서 또한 기능하는 상부 전극층 (29) 을 기본적으로 구비하는 강자성 터널 접합 막 (30) 을 갖는다.
스핀 밸브 막을 사용하는 자기저항 효과 헤드 (10) 의 기본적 구성의 일례는, 도 7 에 나타난 바와 같이, 기판 상에 형성된 하부 쉴드층 (21), 고정층 (23), 고정막 (24), 비자성층 (25), 및 프리층 (26), 스핀 밸브 막 (40) 의 ABS 표면으로부터 보이듯이 그 좌측 및 우측에 접촉해 있는 패터닝된 전극들 (28 및 28'), 적어도 일부가 프리층 (26) 과 접촉한 패터닝된 수직 바이어스 층 (27), 스핀 밸브 막 (40) 상에 형성된 상부 갭 층 (upper gap layer; 29), 및 상부 갭 층 (29) 상에 형성된 상부 쉴드층 (31) 을 기본적으로 구비하는 패터닝된 스핀 밸브 막 (40) 을 갖는다.
전술한 바와 같이, 본 발명에서, 다이오드 (4) 가, 좌측 및 우측 전극층 (2 및 2') 사이에서 강자성 터널 접합 막 (30) 또는 스핀 밸브 막 (40) 과 병렬로 접속되고, 이 다이오드는 자기저항 효과 헤드와 동일한 하나의 기판 상에 연결되어 위치한다.
본 발명에서는, 도 3 에 나타난 바와 같이, 자기저항 효과 헤드 (10) 를 홀딩하기 위한 적절한 서스펜션 (suspension; 50) 상에 다이오드 (4) 를 설치하는 것이 가능하다.
본 발명에 따른 자기저항 효과 헤드 (10) 내에 사용된 다이오드 (4) 의 구성 및 이 다이오드를 제조하는 방법이 도 2 (a) 및 도 2 (b) 에 예시되어 있는데, 이 다이오드는, 기판 내부 및 그 표면 상에 형성된 실리콘 영역층 (41) 이 소정 형상을 갖고, 상기 실리콘 영역층 (41) 의 내부 및 그 표면에 소정 형상으로 형성된 제 1 도전형 영역 (42) 이, 예를 들어, n 형 도전성을 갖고, 상기 제 1 도전형 영역 (42) 의 내부에 소정 형상으로 형성된 제 2 도전형 영역 (43) 이, 예를 들어, p 형 도전성을 갖으면서 영역 (42) 에 접속하도록 구성되고, 또한, 제 2 배선부 (44') 가 제 2 전극 (2') 에 접속되고, 제 1 배선부 (44) 가 제 2 도전형 영역 (43) 및 제 1 전극 (2) 에는 접속되지만 제 1 도전형 영역 (42) 에는 접속되지 않도록 구성된다.
이에 더하여, 본 발명에서는, 제 1 전극 (2) 에 접속된 제 1 배선부 (44) 의 끝부분이 제 2 도전형 영역 (43) 에 접속되고, 또한 끝부분을 제외한 제 1 전극 (2) 의 일부가 층간 절연막 (45) 을 사이에 두고 제 1 도전형 영역 상에 연장되어 있는 것이 바람직하다.
즉, 본 발명에서의 다이오드는 자기 헤드 기판 (1) 내에 매립되도록 형성되는 것이 바람직하다.
임계 전압 (VL) 보다 작은 전압이 본 발명에서 사용된 다이오드에 인가될 때, 절대적으로 전류가 흐르지 않는다. 그러나, VL 을 초과하면, 저항이 실질적으로 영으로 되어, 전류가 갑자기 흐르기 시작한다.
만약, 다이오드가 스핀 밸브 또는 강자성 터널 접합 중의 어느 하나를 사용하는 헤드와 병렬로 사용된다면, 과도한 전압이 헤드 단자에 인가된다하더라도, 전류가 다이오드를 통해 전류가 흐르게 되고, 그에 의해 소자를 보호하게 된다.
VL 을 초과하지 않는 전압 영역에서는, 다이오드 저항이 무한대이므로, 센스 전류는 통상적으로 흐르게 된다.
그러나, 정전기로부터와 같은 과도한 전압이 순간적으로 인가되기 때문에, 바이패싱하는 (bypassing) 순간적인 전류를 제공하기 위해서, 다이오드는 충분히 빠른 응답을 가져야한다.
관계 도면을 참조하여, 본 발명에 따른 자기저항 효과 헤드 (10) 의 일례를 상세하게 설명한다.
특히, 도 1 및 도 2 는 본 발명에 따른 자기저항 효과 헤드 (10) 의 일례를 예시한다. 도 1 은 다이오드 (4) 가 재생 헤드의 전극 (2 및 2') 사이에 삽입되는 경우를 나타낸다.
이 방법에서는, 다이오드 (4) 의 크기가 헤드의 크기에 적합하도록 극히 미세하여야 하는 것이 바람직하고, 따라서, 소자가 형성되는 기판 상에 다이오드가 미리 형성되어야 하는 것이 바람직하다.
이 방법에서는, 다이오드가 자기저항 효과 소자의 근방에 설치되기 때문에, 리드선에서 발생하는 잡음을 포함하여, 모든 과도한 전류 잡음을 제거할 수 있다.
도 2 는 자기저항 효과 소자 (3) 의 전극 (2 및 2') 사이에 삽입되는 다이오드 근방의 확대도이다.
이 경우에, P-N 접합 다이오드는 전형적인 다이오드로서 설명된다.
이 경우, 다이오드 (4) 는 재생 헤드의 전극 (2 및 2') 사이에 형성된다.
기판 (1) 상에 형성된 실리콘 영역 (41) 에서, 예를 들어, n 형 영역 (42)이 형성되고, 또한, p 형 영역 (43) 이 그 안에 형성된다.
이 도면에서, n 형 영역 (42) 에 접속된 다이오드의 전극 (44') 은 재생 헤드 (10) 의 좌측 전극 (2') 과 접촉되어 있다.
이에 더하여, 이 도면에서, p 형 영역 (43) 에 접속된 다이오드 (4) 의 전극 (44) 는 우측 전극 (2) 과 접촉되어 있다.
절연막 (45) 은 전극 (44) 아래에 형성되어, n 형 영역 (42) 와 접촉하지 않도록 되어 있다.
또한, p 형 영역 (43) 및 n 형 영역 (44) 은 다이오드 (4) 의 순방향으로서 설정될 방향에 따라 선택된다.
도 3 은 자기저항 효과 헤드 (10) 가 서스펜션 (50) 에 장착된 상태의 일례를 나타낸다. 이 실시예에서, 다이오드 (4) 는 서스펜션의 중간에 배치되고, 재생 전극 (2 및 2') 로부터 도입된 2 개의 리드선 (51) 사이에 접속된다.
이 방법에서는, 리드선 상의 다이오드 (4) 와의 접속부와 자기저항 효과 소자 (3) 사이의 영역에서 발생하는 과도한 전류가 완전하게는 제거되지 않는다고 하더라도, 서스펜션 조립 공정 동안에, 접속할 수 있기 때문에, 제조 공정 단계의 수의 증가를 최소화할 수 있다.
다음으로, 도 1 의 경우에 다이오드를 장착하기 위한 방법의 일례를 설명한다.
특히, 도 1 에 나타난 구조의 경우에 대해서, 차후의 헤드 제조 공정 단계에서 다이오드 전극 (44 및 44') 이 재생 헤드 전극부와 접속될 위치에서, 하부 쉴드및 하부 갭에 의해 피복되지 않을 위치의 기판 (1) 상에 다이오드 (4) 가 미리 제조되는 방법을 선택하는 것이 바람직하다.
전술한 공정이 행해질 때, 다이오드 (4) 를 제조하는 수순이 도 4 에 주어진 예에 나타나 있다.
먼저, 도 4 (a) 에 나타난 바와 같이, 고순도를 가진 실리콘 층 (41) 이 기판 (1) 상에 형성되고, n 형 이온이 실리콘 층 (41) 에 주입되어 기판 상에 소정의 n 형 층 (42) 을 형성한다.
다음으로, 도 4 (b) 에 나타난 바와 같이, PR 이 형성되고, 실리콘에 소자를 형성하도록 밀링 (milling) 이 수행되고, 그 후, PR 이 제거된다.
그리고 나서, 도 4 (c) 에 나타난 바와 같이, 새로운 PR 이 형성되고, p 형 이온이 도 4 (b) 에 나타난 바와 같이 형성된 n 형 소자 영역보다 더 작은 영역으로 주입된다.
다음으로, 도 4 (d) 에 나타난 바와 같이, 상기 PR 이 제거되고, p 형 영역 (43) 이 n 형 소자 영역 주위에 p 형 영역 (43) 이 형성된다.
다음으로, 도 4 (E) 에 나타난 바와 같이, 층간 절연막 (45) 패턴이 PR 형성 공정 및 리프트 오프 (lift-off) 공정에 의해서 형성되어, 차후에 형성될 전극에 의한 p 형 영역 (42) 과 n 형 영역 (42) 사이에 단락이 없게 된다.
다음으로, 도 4 (f) 에 나타난 바와 같이, 소정 패턴을 갖는 PR 이 형성되고, n 형 영역 (42) 에만 접속된 제 1 전극 (44) 및 p 형 영역에만 접속된 제 2 전극 (44') 가 형성된다.
그 후에, 도 4 (g) 에 나타난 바와 같이, PR 형성 및 리프트 오프 공정에 의해서, 패터닝된 보호층이 다이오드 소자의 상부면 상에 형성된다. 그리고 나서, 일련의 공정들, 즉 재생 헤드 제조, 기록 헤드 제조, 로우 (row) 절단, ABS 면 기공 래핑 (ABS surface lapping), ABS 면 상의 DLC 성장, 스라이더 가공, 서스펜션에의 장착, 및 마지막으로 배선 공정의 순서의 일련의 공정들을 통해서, 기록/재생 일체형 헤드가 완성된다.
도 3 의 경우에, 도 5 에 나타난 바와 같이, 제조 공정이 수행된다.
이 경우에, 재생 헤드 제조, 기록 헤드 제조, 로우 절단, ABS 면 가공 래핑 (ABS surface lapping), ABS 면 상의 DLC 성장, 스라이더 가공, 및 서스펜션에의 장착 공정은 종래에서와 같고, 차후의 헤드로부터의 배선 공정에서는, 미리 제조된 다이오드 소자가 재생 소자와 병렬로 접속되고 서스펜션에 장착된다.
또한, 재생 소자로서 TMR 소자 또는 스핀 밸브를 사용하는 한, 다른 종류의 재생 헤드를 사용할 수도 있다.
본 발명에서 재생 소자로서 사용된 정형적인 자기저항 효과 소자는 아래에 설명되어 있다.
도 6 은 강자성 터널 접합 쉴드형 센서를 나타내는 ABS 면에 평행하게 자른 개념적 단면도이다.
이 구성에 있어서, 하부 쉴드 (21) 및 하부 전극층 (하부 갭층; 22) 이 기판 (1) 상에 적층되어 있다.
다음으로, 프리층 (26) 및 장벽층 (비자성 도전층; 25) 이 그 위의 구조 상에 적층되어 있다. 더욱 구체적으로는, 장벽층 (25) 위에서 수직 바이어스층들 (27) 사이에, 고정하는 층 (23), 고정층 (24) 및 상부 전극 (29) 가 적층되는데, 이것들은 도 6 에 나타난 바와 같이, 패터닝된다.
이 패터닝된 고정층 (24), 고정하는 층 (23), 및 상부 전극층 (29) 에는 절연층이 제공된다. 이에 더하여, 이 위에, 상부 전극 (29) 및 상부 쉴드층 (31) 이 적층된다.
베이스층 (base layer), 고정하는 층, 고정층, 장벽층, 및 프리층 부분은 강자성 터널 접합막을 구성한다.
상기 구성에서, 만약 전류가 도면에 나타난 바와 같은 상부 전극 (29) 에서 하부 전극 (22) 으로 흐른다면, 전류는 상부 전극으로부터, 고정될 층, 고정층, 장벽층으로 흐르고 마지막으로 하부 전극으로 흐른다.
이 때, 수직 바이어스층 (27) 은 전류가 흐르는 경로에 있지 않다. 이에 더하여, 수직 바이어스층 (27) 이 직접 프리층 (26) 상에 적층되기 때문에, 수직 바이어스가 충분히 프리층 (26) 으로 인가된다.
상기 구성을 사용함으로써, 강자성 터널 접합 부분에 센스 전류의 적당한 흐름뿐만 아니라, 프리층으로의 수직 바이어스의 적당한 인가를 달성할 수 있다.
상기 설명에서, 하부 전극 (22) 이 하부 쉴드층 (21) 상으로 적층되고, 상부 쉴드 (31) 가 상부 전극 (29) 상으로 적층되어 있으나, 하부 쉴드 (21) 과 하부 전극 (22) 사이에 또는 상부 전극 (29) 과 상부 쉴드 (31) 사이에 갭층으로서 절연막을 배치할 수도 있다.
또한, 하부 쉴드 (21) 을 하부 전극 (22) 와 결합하거나, 상부 전극 (29) 를 상부 쉴드 (31) 와 결합할 수도 있다.
이에 더하여, 하부 전극층 (22) 와 프리층 (26) 사이에 별도의 베이스 장벽층을 제공할 수 있고, 프리층 (26) 을 형성하는 반강자성층과 상부 전극층 (29) 사이에 상부층을 제공할 수 있다.
도 7 은 ABS 면에 평행하게 자른 개념적인 단면도로서, 자기저항 효과 소자로서 스핀 밸브를 사용하는 경우에 대한 쉴드형 센서 (40) 을 나타낸다.
이 구성에서는, 하부 쉴드 (21) 및 하부 전극층 (22) 이 기판 (1) 상에 적층된다.
그 위에 고정하는 층 (23), 고정층 (24), 비자성층 (25), 및 프리층 (26)이 형성되는데, 이것들은 이 도면에 나타난 바와 같이 패터닝되고, 수직 바이어스층 (27) 및 전극 (28) 이 그 좌우측에 배치된다.
이에 더하여, 상기 구성 위에, 상부 갭층 (29) 및 상부 쉴드층 (31) 이 형성된다.
또한, 하부 전극 상에 하부 갭층을 제공할 수도 있고, 하부 갭층과 고정될 층 (23) 사이에 베이스층을 더 제공할 수 있고, 프리층 (26) 과 상부 갭층 (29) 사이에 상부층을 제공할 수 있다.
도 7 에 나타난 상기 설명은, 저부로부터의 적층이 고정층 (23) 에서 시작하여, 고정층 (24), 비자성 도전층 (25), 그리고 프리층 (26) 을 통해 진행하는 순서로 이루어진 경우에 대한 것이지만, 프리층으로부터 시작하여, 비자성 도전층, 고적층, 그리고 마지막으로 고정하는 층으로 진행하는 순서로 저부로부터의 연속적인 적층을 수행할 수도 있다.
상기 경우에, 프리층과 하부 갭층 사이에 베이스층을 제공할 수 있고, 고정될 층과 상부 갭층 사이에 상부 층을 제공할 수 있다.
도 8 은 ABS 면에 평행하게 자른 개념적인 단면도로서, 강자성 터널 접합 쉴드형 센서 (30) 의 또다른 일례의 구조를 나타낸다.
도 8 의 구성에서, 하부 쉴드, 하부 전극, 반강자성층, 고정층, 및 장벽층이 연속적으로 기판 상에 적층되고, 위에, 패터닝된 프리층 (26) 이, 이 도면에 나타난 바와 같이, 적층된다.
프리층 (26) 의 좌측 및 우측 상에 절연층 (35) 및 수직 바이어스층 (27) 이 배치되고, 그 끝부분은 프리층 (26) 과 접촉되어 있다.
이에 더하여, 상부 전극층 (29) 및 상부 쉴드층 (31) 이 상기 구조 위에 적층된다.
도 8 에서 알 수 있는 바와 같이, 베이스층 (도면에는 도시되어 있지 않음), 고정하는 층 (23) , 고정층 (24), 장벽층 (25) 및 프리층 (26), 이 강자성 터널 접합막 (30) 을 구성한다.
수직 바이어스 막 (27) 이 프리층 (26) 과 접촉되어 있기 때문에, 수직 바이어스는 충분히 프리층 (26) 으로 인가된다.
상기 구조를 사용함으로써, 강자성 터널 접합 부분에 센스 전류의 적당한 흐름뿐만아니라, 프리층으로의 수직 바이어스의 적당한 인가를 달성할 수 있다.
상기 설명에서는, 하부 전극이 하부 쉴드 상으로 적층되고, 상부 쉴드가 상부 전극 상으로 적층되어 있는 구조이지만, 하부 쉴드 (21) 과 하부 전극 사이에 또는 상부 전극과 상부 쉴드 사이에 갭층으로서 절연막을 배치할 수도 있다.
또한, 하부 전극층과 프리층사이에 베이스층을 제공할 수 있고, 반강자성층과 상부 전극층 사이에 상부 층을 제공할 수 있다. 이에 더하여, 앞서 설명한 설명은 강자성 터널 접합 막에서 프리층만이 패터닝되었으나, 그 아래 부분이 패터닝되거나, 패터닝되지 않은 상태에서 적절하게 프리층을 최소로 패터닝할 수 있다.
도 6 및 7 에 나타난 자기저항 소자 (30 및 40) 에서, 만약 전류가 이들 도면에 나타난 상부 전극 (29) 에서 하부 전극 (22) 으로 흐른다고 가정하면, 전류는 연속적으로 상부 전극 (29) 에서 프리층, 장벽층, 고정층 그리고 고정될 층과 마지막으로 하부 전극층으로 흐르게 된다.
이 때, 수직 바이어스층 (27) 이 절연층 (35) 에 의해 고정층 및 하부 층들로부터 전기적으로 절연되기 때문에, 그것은 전류의 흐름에 기여하지 않는다.
다음으로, 이들 헤드를 구성하는 소자들을 상세히 설명한다.
다음 재료들은 각각의 층을 구성하는 소자에서의 재료로 적당한 것들이다.
베이스
AlTiC, SiC, 알루미나, AlTiC/알루미나, SiC/알루미나
하부 쉴드층
NiFe, CoZr, 또는, CoFeB, CoZrMo, CoZrNb, CoZr, CoZrTa, CoHf, CoTa, CoTaHf, CoNbHf, CoZrNb, CoHfPd, CoTaZrNb, CoZrMoNi 합금, FeAlSi, 질화 제 1 철재료, MnZn 페라이트, NiZn 페라이트, 및 Mg Zn 페라이트의 단층 또는 다층, 또는 혼합물.
하부 전극층
Au, Ag, Cu, Mo, W, Y, Ti, Zr, Hf, V, Nb, Pt, 또는 Ta의 단층 또는 다층 또는 혼합물,
계면 제어층
Al 산화물, Si 산화물, 질화 알루미늄, 실리콘 질화물, 탄소 같은 다이아몬드, Au, Ag, Cu, Mo, W, Y, Ti, Zr, hf, V, Pt, Nb, 또는 Ta 의 단층 또는 다층 또는 혼합물.
상부 전극층
Au, Ag, Cu, Mo, W, Y, Pt, Ti, Zr, Hf, V, Nb, 또는 Ta 으 ㅣ단층 또는 다층 또는 혼합물.
상부 쉴드층
NiFe, CoZr, 또는, CoFeB, CoZrMo, CoZrNb, CoZr, CoZrTa, CoHf, CoTa, CoTaHf, CoNbHf, CoZrNb, CoHfPd, CoTaZrNb, CoZrMoNi 합금, FeAlSi, 질화 제 1 철 재료, MnZn 페라이트, NiZn 페라이트, 및 MgZn 페라이트의 단층 또는 다층 또는 혼합물.
절연막
Al 산화물, Si 산화물, 질화 알루미늄, 실리톤 질화물, 및 탄소같은 다이아몬드의 단층 또는 다층 또는 혼합물.
하부 갭층
Al 산화물, Si 산화물, 질화 알루미늄, 실리콘 질화물, 및 탄소 같은 다이아몬드의 단층 또는 다층 또는 혼합물.
상부 갭층
Al 산화물, Si 산화물, 질화 알루미늄, 실리콘 질화물, 및 탄소 같은 다이아몬드의 단층 또는 다층 또는 혼합물.
상부 층
Au, Ag, Cu, Mo, W, Y, Ti, Pt, Zr, Hf, V, Nb, 및 Ta 의 단층 또는 다층 또는 혼합물.
수직 바이어스층
CoCrPt, CoCr, CoPt, CoCrTa, FeMn, NiMn, Ni 산화물, Fe 산화물, NiFe 산화물, IrMn, PtMn, PtPdMn, ReMn, Co 페라이트 및 Ba 페라이트의 단층 또는 다층 또는 혼합물.
다음의 재료는 자기저항 효과 층으로서 사용될 수 있다.
베이스층/하부 층/프리층/제 1 MR 강화층/비자성층/제 2 MR 강화층/고정층/보호층,
베이스층/하부 층/고정하는 층/고정층/ 제 1 MR 강화층/비자성층/제 2 MR 강화층/프리층/보호층,
베이스층/하부 층/제 1 고정하는 층/제 1 고정층/제 1 MR 강화층/비자성층/제 2 MR 강화층/프리층/제 3 MR 강화층/비자성층/제 4 MR 강화층/제 2 고정층/제 2고정하는 층/보호층,
베이스층/하부 층/고정층/제 1 MR 강화층/비자성층/제 2 MR 강화층/프리층/보호층, 및
베이스층/하부 층/고정층/제 2 MR 강화층/비자성층/제 2 MR 강화층/고정층/보호층.
그리고, 하부 층으로서, 금속, 산화물, 또는 질화물의 단층 또는 다층 도는 혼합물이 사용될 수 있다.
더욱 구체적으로는, Ta, Hf, Zr, W, Cr, Ti, Mo, Pt, Ni, Ir, Cu, Ag, Co, Zn, Ru, Rh, Re, Au, Os, Pd, Nb, V 의 단층 또는 다층 또는 복합물, 또는 그의 산화물이나 질화물이 사용된다. Ta, Hf, Zr, W, Cr, Ti, Mo, Pt, Ni, Ir, Cu, Ag Co, Zn, Ru, Rh, Re, Au, Os, Pd, Nb, 및 V 를 첨가 원소로서 사용할 수 있다. 하부 층이 사용되지 않는 경우가 있다.
NiFe, CoFe, NiFeCo, FeCo, CoFeB, CoZrMo, CoZrNb, CoZr, CoZrTa, CoHf, CoTa, CoTAHf, CoNbHf, CoZr Pd, CoTaZrNb, CoZrMoNi 합금 또는 아몰퍼스(비정질) 자기 재료를 프리층으로서 사용할 수 있다.
비자성 재료로서 사용되기 위한 재료는 자기저항 막이 강자성 터널 접합 막인 경우와 도전성 바자성층이 자기저항 막의 비자성층으로 사용되는 경우 사이에 다르다.
강자성 터널 접합 막의 비자성막으로서, 산화물, 질화물, 산화물 또는 질화물의 혼합물, 또는 2 층 금속/산화물 막, 2 층 금속/질화물 막, 또는 2 층 금속/질화물 혼합물이 사용된다.
상기한 것에 적당한 재료는 단층 산화물 및 질화물, 또는 Ti, V, Cr, Co, Cu, Zn, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au, Si, Al, Ti, Ta, Ni, Co, Re 및 V 의 다층 또는 혼합물이거나, 또는, 단층 산화물 및 질화물과 함께한 상기의 적층, 또는 Ti, V, Cr, Co, Cu, Zn, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au, Si, Al, ti, Ta, Pt, Ni, Co, Re 및 V 의 2 층 또는 혼합물이다.
비자성 막으로서 도전성 바자성막을 사용하는 자기저항 효과막의 경우에, Ti, V, Cr, Co, Cu, Zn, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Hf, Ya, W, Re, Os, Ir, Pt, Au, Si, Al, Ti, Ta, Pt, Ni, Co, Re 및 V 의 단층 및 다층 또는 혼합물, 또는 Ti, V, Cr, Co, Cu, Zn, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au, Si, Al, Ti, Ta, Pt, Ni, Co, Re 및 V 의 단층 또는 다층 또는 혼합물과 함께한 상기한 것의 적층이 사용된다.
제 1 및 제 2 MR 강화층으로서, Co, NiFeCo, FeCo 등과 CoFeB, CoZrMo, CoZrNb, CoZr, CoZrTa, CoHf, CoTa, CoTaHf, CoZrNb, CoHfPd, CoTaZrNb, CoZrMoNi 합금 또는 아몰퍼스 자성 재료가 사용된다. MR 강화층이 사용되지 않는 경우에는, 사용되는 경우와 비교하여, MR 비가 약간 감소되지만, 제조 단계는 상응하여 감소된다.
고정층으로서, NiFe, CoFe, NiFeCo, FeCo, CoFeB, CoZrMo, CoZrNb, CoZr, CoZrTa, CoHf, CoTa, coTaHf, CoNbHf, CoZrNb, CoHfPd, CoTaZrNb, CoZrMoNi 합금또는 아몰퍼스 자성 재료가 사용된다.
또한, 상기 물질과 함께, Ti, V, Cr, Co, Cu, Zn, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au, Si, Al, Ti, Ta, Pt, Ni, Co, Re 및 V 가 베이스로서 사용될 수 있다.
적당한 재료는 Co/Ru/Co, CoFe/Ru/CoFe, CoFeNi/Ru/CoFeNi, Co/Cr/Co, coFe/Cr/CoFe, 및 CoFeNi/Cr/CoFeNi 이다.
고정하는 층으로서, FeMn, NiMn, IrMn, RhMn, PtPdMn, ReMn, ptMn, PtCrMn, CrMn, CrAl, TbCo, Ni 산화물, Fe 산화물, Ni 산화물과 Co 산화물의 혼합물, Ni 산화물과 Fe 산화물의 혼합물, 이중 Ni 산화물/Co 산화물 층, 이중 Ni 산화물/Fe 산화물 층, CoCr, CoCrPt, CoCrTa 또는 PtCo 등이 사용된다.
적당한 재료는 Ti, V, Cr, Co, Cu, Zn, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au, Si, Al 또는 Ti 가 첨가된 PtMn 이나, PtMn 이다.
보호층으로서, 산화물, 질화물, 산화물 및 질화물의 혼합물, 또는 이중 금속/산화층, 이중 금속/질화층 또는 이중 금속/(산화물 질화물 혼합물) 층이 사용된다.
적당한 재료는 Ti, V, Cr, Co, Cu, Zn, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au, Si, Al, Ti, Ta, Pt, Ni, Co, Re 및 V 의 산화물 또는 질화물의 단층 또는 다층 또는 혼합물, 또는 Ti, V, Cr, Co, Cu, Zn, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Hf, Ta, W, Re, Os, Ir, Pt, Au, Si, Al, Ti, Ta, Pt, Ni, Co, Re 및 V 의 산화물 또는 질화물의 단층 또는 다층 또는 혼합물과 함께한 상기의 적층이다.
보호층이 사용되지 않는 경우도 있다.
본 발명에 따른 자기저항 효과 헤드의 일실시예가 아래 더 상세히 설명되어 있다.
특히, 재생 헤드로서 쉴드형 스핀 밸브 헤드를 사용하여, 도 1 및 도 2 의 구조를 갖는 헤드의 프로토타입이 만들어졌다.
이를 수행함에 있어서, n 형 영역을 형성하기 위해 다이오드가 P (인) 를 기판 상의 에피택셜 성장 실리콘으로 확산시킴으로써 제조되었다.
100 nm 층의 알루미나 및 Ta (3nm)/Cu (40 nm) Ta (3nm) 가 다이오드 배선에 사용되면서 절연막이 형성되었다.
다이오드의 애벌런치 전압 (전압이 인가된 다이오드의 저항이 갑자기 작아지는 전압) 이 25 V 로 하였다.
자기저항 막으로서, Ta (3 nm)/Pt46Mn54 (15 nm)/Co90Fe10 (1.5 nm)/Ru (0.8)/Co90fe10 (2nm)/Cu (2.1 nm)/Co90fe10 (0.5 nm)/Ni82Fe18 (4 nm)/Ta (3 nm) 가 사용되었다.
막 형성 후에, 열처리가 250 ℃ 에서 5 시간동안, 5 k0e 의 자계가 막 형성 시간에서의 자계에 수직한 방향으로 인가되면서 수행되었다.
헤드를 구성하는 소자는 다음과 같다.
베이스층: 2-nm 두께 AlTiC 층 상으로 10 ㎛ 두께로 적층된 알루미나
재생 헤드 부
하부 쉴드층: Co89Zr4Ta4Cr3 (1㎛) (조성은 % 로 주어지며, 이하 같음)
하부 갭층: 알루미나 (20 nm)
하부 갭 씩크닝 (thickening) 층; 알루미나 (40 nm)
전극 층: Ta (1.5 nm)/Au (40 nm)/ Ta (3 nm)
전극 갭 씩크닝 층: Ta (1.5 nm)/Au (100 nm)/ Ta (3 nm)
절연층: 알루미나
수직 바이어스 층: Cr (5 nm)/Co743.Cr10.5Pt15 (15 nm)
상부 갭층: 알루미나 (40 nm)
상부 갭 씩크닝층: 알루미나 (40 nm)
상부 쉴드층: 기록 헤드의 하부 폴(pole)과 공통
(공통 폴)
기록 헤드 부
공통 폴 하지층(下址層; underlayer): Ni82Fe18 (90 nm)
공통 폴: Ni82Fe18 (2.5 ㎛)/Co6512Fe23 (0.5 ㎛)
기록 갭: 알루미나 (0.3 ㎛)
갭 씩크닝: 알루미나 (0.7 ㎛)
코일 하지층: Cr (30 nm)/Cu (150 nm)
코일: Cu (4.5 ㎛)
상부 폴 하지층: Ti (10 nm)/Co65Ni12Fe23 (0.1 ㎛)
상부 폴: Co654Ni12Fe23 (0.5 ㎛)/Ni82Fe18 (3.5 ㎛)
단자 하지층: Cr (30 nm)/Cu (150 nm)
단자: Cu (50 ㎛)
오버코트: 알루미나 (52 ㎛)
금 단자 하지층: Ti (10 nm)/Ni82Fe18 (0.1 ㎛)
금 단자: Au (3 ㎛)
헤드 제조 순서는 아래와 같다.
다이오드 제조의 일반적인 공정의 예
예를 들어, 다이오드는 다음의 주어진 공정 순서에 따라 제조된다.
기판의 세척Si 에피택셜 성장p 이온주입Si 패터닝 (PR 형성밀링PR 제거)PR 형성B 이온 주입PR 제거전극 형성 (PR 형성전극 형성리프트 오프).
재생 헤드 제조의 일반적인 공정 단계의 예
예를 들어, 재생 헤드는 다음의 공정 순서에 따라 제조된다.
하부 쉴드 형성 및 어닐링얼라인먼트(alignment) 마크 형성 (PR 형성패터닝레지스트제거)하부 쉴드 형성 (PR 형성테이퍼링레지스트제거)하부 갭 형성 (PR 형성막 성장리프트 오프)하부 갭 씩크닝 (PR 형성막성장리프트 오프)하지층, 프리층, 비자성층, 고정층, 고정될 층 및 보호층의 형성하지층, 프리층, 비자성층, 고정층, 고정될 층의 패터닝 (PR 형성밀링)수직 바이어스층 및 전극층의 성장리프트 오프수직 바이어스층 및 전극층의 패터닝 (PR 형성밀링)전극 씩크닝 형성 (PR 형성막 성장리프트 오프)폴(pole) 높이 모니터 형성(PR 형성막 성장리프트 오프)상부 갭 형성(PR형성막성장리프트오프)상부 갭 씩크닝 형성 (PR 형성막 성장리프트 오프).
기록 헤드 제조의 일반적 공정 단계의 예
예를 들어, 기록 헤드는 다음의 공정 순서에 따라 제조된다.
공통 폴 형성(제 2 하지층 형성프레임 PR 형성공통 폴 플레이팅커버 PR 형성화학적에칭하지층제거)폴 높이 홀 매립 레지스트갭 막 성장갭 씩크닝 형성(PR 형성막성장리프트 오프)PW(상부폴과 공통폴을 전기적으로 접속하기 위한 폴) 형성(PR 형성밀링PR제거)코일 형성 SC1 레지스트(코일절연을 보호하기 위한 제 1 레지스트)코일 형성(하지층막 형성PR형성코일 플레이팅화학적 에칭하지층 제거)SC2 레지스트 (코일절연을 보호하기 위한 제 2 레지스트)형성갭 조정 밀링상부 폴 형성(하지층막 형성프레임 레지스트 형성상부폴 플레이팅플레이팅 어닐링하부층 제거커버 PR 형성화학적 에칭하지층제거단자 형성(하지층막 성장PR 형성단자플레이팅화학적 에칭하지층제거오버코트 막 형성단자 래핑금 단자 플레이팅(하지층막 형성PR형성금단자 플레이팅하지층 제거).
기록 헤드의 코일을 제조할 때, 포토레지스트 경화 단계는 2 시간동안 250 ℃ 온도에서 수행된다. 이 단계에 의해서, 소자높이의 방향으로 향하고 있어야 할 고정층 및 고정될 층의 회전이 있어서, 자기저항 효과 소자로서의 적절한 동작이 달성되지 않기 때문에, 재생헤드 및 기록헤드의 제조가 완성된 후에, 열적 자화처리가 500 Oe 의 자계에서 약 200℃ 에서 수행된다.
이 열적 자화 처리에 의한 프리층의 용이한 자화 축으로의 회전이 거의 관찰되지 않았다.
포스트 프로세싱
로우 슬라이싱 -→ABS 면가공 래핑 -→ ABS 면 상의 DLC 막 성장 -→ 슬라이더 가공 -→ 서스펜션으로 장착 -→ 헤드로부터의 배선.
상술된 바와 같이 제조된 헤드를 사용하면, 데이터가 CoCrTa 기록매체에 기록되고 상기 기록매체로부터 재생된다. 이것이 행해졌을 때, 기록트랙 폭은 1.5 ㎛ 이었고, 기록갭은 0.2 ㎛ 이었고, 또한 재생트랙 폭은 0.5 ㎛ 이었다.
기록매체 보자력(coercivity) 은 5.0 kOe 이었고, MrT 는 0.3 memu/cm2이었다.
프로토타입(prototype) 헤드를 사용할 때, ESD 테스트의 결과는 다음과 같았다.
다이오드가 설치되지 않은 종래의 경우에는 MR 비가 대략 30 mV 의 테스트 전압에서 제로에 도달하기 전에 소자 파괴가 있었지만, 다이오드가 설치되면, 내전압 특성이 80 mV 까지 향상되었다.
원리적으로, 테스트 전압이 더 증가해도 소자 파괴는 없어야 한다. 그러나, 테스트 전압이 이 경우에 80 mV 를 초과하여 증가되면, 원인은 불분명하지만, 소자가 파괴되었고, MR 비가 거의 제로까지 떨어졌다.
테스트 전압 (V) MR 비
0 1.6
25 1.6
30 1.6
50 1.6
80 1.6
100 0.4
150 0.0
다음으로, 재생헤드로서 실드형 스핀밸브 헤드를 사용하여, 도 3 에 도시된 구조를 갖는 헤드의 프로토타입이 제조되었다. 프로토타입 파라미터와 테스트 프로세스는, 다이오드의 사전-제조가 없고 최종 단계에서 다이오드를 접속하는 프로세스가 없다는 점을 제외하고는, 상술된 바와 동일하였다.
다이오드의 애벌런치 전압은 25 V 로 만들어졌다. 이러한 헤드를 사용하여, 데이터가 CoCrTa 기록 매체로 기록되고 상기 기록매체로부터 재생되었다. 이것이 행해졌을 때, 기록트랙 폭은 1.5 ㎛ 이었고, 기록갭은 0.2 ㎛ 이었고, 또한 재생트랙 폭은 0.5 ㎛ 이었다.
기록매체 보자력은 5.0 kOe 이었고, MrT 는 0.35 memu/cm2이었다.
프로토타입 헤드를 사용하여, ESD 테스트의 결과는 다음과 같다.
반면 다이오드가 설치되지 않은 종래의 경우에는 약 30mV 의 시험전압에서 MR비가 0 에 도달하기 전에 소자파괴가 있었던 한편, 다이오드가 설치된 경우에는 내전압 특성에 있어서 80 mV 까지 향상이 있었다.
시험전압(V) MR비
0 1.6
25 1.6
30 1.6
50 1.6
80 1.6
100 0.4
150 0.0
다음, 재생헤드로서 강자성 터널 접합 쉴드형 헤드를 이용하여, 하나의 헤드가 본 발명에 따라서 프로토타이핑 되었다.
도 1 및 도 3 에서 도시된 구성을 구비한 프로토타입 헤드가 제조된다. 재생부분을 제외하고, 제조를 위한 공정단계들은 스핀밸브 헤드에 대한 경우와 동등하다. 인가된 전압이 증가할 때, 다이오드 저항이 급격히 증가되는 전압은 1V 로 된다.
Ta(3 nm)/Pt46Mn54(15 nm)/Co90DFe10(1.5 nm)/Ru(0.8 nm)/Co90Fe10(2nm) /Cu(2.1nm)/Co90Fe10(0.5nm)/Ni82Fe18(4nm)/Ta(3nm) 이 자기저항막(magnetro resistive film)으로서 사용되었다.
막형성후, 막형성시의 자계의 방향에 직교하는 방향으로 인가된 5 kOe 의 자계로, 5시간동안 250℃ 에서 열처리한다.
헤드를 구성하는 소자들은 다음과 같다.
베이스층: 2 nm 두께 AlTiC층에 두께 10㎛ 로 적층된 알루미나(Alumina).
재생헤드부
하부 쉴드층: Co89Zr4Ta4Cr3(1㎛)(이곳과 이후에 at%로서 주어진 성분)
하부 갭층: 없음
하부 갭 씩크닝층: 없음
전극층: Ta(1.5nm)/Pt(40nm)/(Ta(3nm)
전극 갭 씩크닝층: Ta(1.5nm)/Au(100nm)/Ta(3nm)
절연층: 알루미나(20nm)
수직 바이어스층: Cr(3nm)Co74.5Cr10.5Pt(15nm)
하부 전극층: Ta(1.5nm)/Au(40nm)/Ta(3nm)
하부 전극 씩크닝층: Ta(1.5nm)/Au(100nm)/Ta(3nm)
상부 갭층: 없음
상부 갭 씩크닝층: 없음
상부 쉴드층: 기록헤드(공통폴)의 하부폴과 공통
기록헤드부
공통폴 하지층: Ni82Fe18(90nm)
공통 폴: Ni82Fe18(2.5 ㎛)/Co65Ni12Fe23(0.5㎛)
기록 갭: 알루미나(0.3㎛)
갭 씩크닝: 알루미나(0.7㎛)
코일 하지층: Cr(30nm)/Cu(150nm)
코일: Cu(4.5㎛)
상부폴 하지층: Ti(10nm)/Co65Ni12Fe23(0.1㎛)
상부 폴: Co65Ci12Fe23(0.5㎛)/Ni82Fe18(3.5㎛)
단자 하지층: Cr(30nm)/Cu(150nm)
단자: Cu(50㎛)
오버코트: 알루미나(52㎛)
금 단자 하지층: Ti(10nm)/Ni82Fe18(0.1㎛)
금 단자: Au(3㎛)
상술한 바와 같이 제조된 헤드를 이용하여, 데이터가 CoCrTa 기록매체로 기록되고 재생된다. 이것이 이루어질 때, 기록 트랙폭은 1.5㎛, 기록갭은 0.2㎛, 및 재생트랙폭은 0.5㎛ 이다.
기록매체 보자력(coercivity)은 5.0 kOe, MrT 는 0.35 memu/㎠ 이었다.
프로토타입 헤드를 이용한 ESD 테스트의 결과는 다음과 같다.
다이오드가 설치되지 않은 경우 약 2v 의 시험전압에서 MR비가 0 에 도달하기 전에 소자파괴가 있은 한편, 다이오드가 설치된 경우에는 내전압특성이 10V 까지 향상되었다.
시험전압(V) MR비
0 2.5
1 2.5
2 2.5
5 2.5
10 2.5
15 0.0
20 0.0
다음, 재생헤드로서 쉴드형 TMR 헤드를 이용하여 도 3 에서 도시된 구성을 갖는 헤드의 프로토타입이 제조되었다. 프로토타입 파라미터와 시험공정은, 다이오드의 예비제조공정 및 다이오드를 최종 단계에서 접속하기 위하여 수반되는 공정단계가 없다는 점을 제외하고는 상술한 바와 동일하다.
다이오드 저항이 떨어지는 전압이 1 V 로 만들어졌다.
인테그럴 다이오드(integral diode)가 있는, 도 1 에 도시된 구성과 비교하여, MR비는 10V 의 약간 더 낮은 전압에서 0이 된다.
다이오드가 재생헤드의 바로 근방에 설치되는 구성과 대조적으로, 만일 도 3 에 도시된 것처럼, 다이오드가 멀리 있다면, 배선저항, 커패시터 및 코일의 영향때문에 다이오드 바이어싱 효과(diode biasing effect)를 약간 상실하는 것으로 생각된다. 그러나, 종래에 2V 에서 소자파괴가 있었기 때문에, 아래와 같이, ESD 시험특성에 있었서 커다란 향상이 있는 것으로 보인다.
시험전압(V) MR비
0 2.5
1 2.5
2 2.5
5 2.5
8 2.5
10 0.0
15 0.0
본 발명이 적용되는 자기디스크 장치가 이하 설명된다.
자기디스크 장치는 헤드구동회로, 신호처리회로, 및 베이스의 후면에 장착된 입출력 인터페이스를 구비하고 베이스에 설치된 세 개의자기디스크를 갖는다.
32비트 버스라인은 외부와 접속한다. 여섯 개의 헤드가 자기디스크의 양면에 배치된다. 헤드를 구동하기 위한 로터리 작동기(lotary actuator), 관련된 구동 및 제어회로, 및 회전식으로 디스크를 구동하기 위하여 직접 결합된 스핀들 모터(spindle motor)가 설치된다. 디스크 직경은 46mm, 디스크 활성면의 직경은 10 내지 40 mm 이다.
서보면(servo surface)이 없으므로, 매립된 서보 시스템을 이용하여, 고밀도를 실현하는 것이 가능하다. 이 장치는 소형컴퓨터의 외부메모리 장치로서 접속될 수 있다.
이 입출력 인터페이스는 캐시메모리를 갖는데, 이것은 초당 5 내지 20 메가바이트 범위의 전송속도를 수용할 수 있다. 외부 제어기를 사용하고 이러한 복수의 장치를 접속하여, 대용량 자기디스크장치 메모리뱅크를 구성할 수 있다.
상기의 설명에서 분명한 것처럼, 본 발명에 따라서 자기저항 효과 헤드를 제조하는 방법의 특정예는 강자성 터널접합막 또는 스핀밸브막인 막으로부터 만들어진 자기저항효과 소자가 자기헤드 기판 상에 배치되는 한편, 다이오드가 자기헤드 기판에 매립되고, 그 후 다이오드는 자기저항 효과 소자의 제 1 전극 및 제 2 전극과 병렬로 접속는 예이다.
또한, 본 발명에 따라서 자기저항 효과 헤드를 제조하기 위한 방법에서, 자기저항 효과 소자와 동일한 기판상에 형성되는 것이 바람직한다.
특히, 본 발명에 따라서 자기저항 효과 헤드를 제조하기 위한 방법은 기판면상에 또는 그 내부에 소정의 형태를 갖는 실리콘층을 형성하는 단계, 상기 실리콘층의 표면상에 또는 그 내부에 소정 형태의 제 1 도전형 영역을 형성하는 단계, 상기 제 1 도전형 영역내에 소정의 형태를 갖는 제 2 도전형 영역을 형성하는 단계, 상기 제 1 도전형 영역에 접속된 제 1 전극을 형성하는 단계, 및 상기 제 2 도전형 영역에 접속되지만, 제 1 도전형 영역에는 접속되지 않으며 그 사이의 절연막을 통하여 상기 제 1 도전형 영역까지 확장되는 제 2 전극을 형성하는 단계를 갖는다.
본 발명에서, 상술된 자기저항 효과 헤드를 구비한 자기저항 검출시스템, 상기 자기저항 효과 헤드의 자기저항 효과 소자에 의해서 형성된 자기저항 센서를 통하여 흐르는 전류를 생성하는 수단, 및 검출된 자계의 함수로서 자기저항 센서의 저항율의 변화를 검출하기 위한 수단을 얻는 것은 가능하다. 또한, 본 발명을 통하여, 데이터를 기록하기 위한 복수의 트랙을 구비한 자기기록 매체, 상기 자기기록 매체에 데이터를 자기적으로 기록하기 위한 수단, 및 전술된 자기저항 효과 헤드를 이동시키기 위한 액츄에이터 수단, 자기저항 검출시스템, 및 상기 자기기록 매체의 선택된 트랙으로의 자기 기록 수단을 갖는 자기 기억 시스템을 얻는 것도 가능하다.
상술된 기술적인 구성을 채용함으로써 본 발명에 따른 자기저항 효과 헤드는 높은 재생출력과 높은 생산성을 갖는 자기저항 센서의 제조를 가능케 한다.전술한 구성을 통하여, AMR 을 사용하는 자기저항 효과보다 더 낮은 ESD 전압 조건에서 발생하는, 자기저항 효과 헤드의 ESD 테스트에서 발생하는 MR 비의 저하의 문제점을 해결할 수 있다.
따라서, 본 발명에 의한 자기저항 헤드 및 그의 제조 방법을 사용함으로써 스핀 밸브 및 강자성 터널 접합 헤드에 우수한 ESD 면역성을 제공함으로써, 종래 기술에서의 상기한 단점을 개선하게 된다.
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- 강자성 터널 접합 막 또는 스핀 밸브 막으로 구성된 그룹에서 선택된 자기저항 효과 소자를 자기저항 센서로서 사용하는 자기저항 효과 헤드로서,상기 자기저항 효과 소자의 제 1 전극 및 제 2 전극과,상기 제 1 및 제 2 전극과 병렬로 접속된 다이오드를 구비하며,상기 다이오드는 상기 기판의 내부와 표면 상에 형성된 소정 형상의 실리콘 층을 갖고, 제 1 도전성을 갖는 소정 형상의 제 1 도전성 영역이 상기 실리콘 영역의 내부 및 표면 상에 형성되고, 제 2 도전성을 갖으며 소정 형상을 갖는 제 2 도전성 영역이 상기 제 1 도전성 영역 내에 형성되고,상기 제 1 전극은 상기 제 1 도전성 영역에 접속되고, 상기 제 2 전극은 상기 제 2 도전성 영역에 접속되지만 상기 제 1 도전성 영역에는 접속되지 않는 것을 특징으로 하는 자기저항 효과 헤드.
- 제 4 항에 있어서,상기 제 2 전극의 선단부는 상기 제 2 도전성 영역에 접속되고,또한, 상기 선단부 이외의 상기 제 2 전극은 상기 제 1 도전성 영역 상에서 절연막을 사이에 두고 연장되어 있는 것을 특징으로 하는 자기저항 효과 헤드.
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- 자기저항 효과 헤드의 제조 방법으로서,강자성 터널 접합 막 및 스핀 밸브 막으로 구성된 그룹에서 선택된 자기저항 효과 소자가 자기 헤드 기판 상에 형성되고, 다이오드가 상기 기판 안으로 매립되어 형성되고, 그 후에, 상기 다이오드가 상기 자기저항 효과 소자의 제 1 및 제 2전극과 병렬로 접속되는 것을 특징으로 하는 자기저항 효과 헤드의 제조 방법.
- 제 7 항에 있어서,상기 다이오드는 상기 자기저항 효과 소자와 동일한 기판 상에 형성되는 것을 특징으로 하는 자기저항 효과 헤드의 제조 방법.
- 제 4 항 또는 제 5 항에 따른 자기저항 효과 헤드,상기 자기저항 효과 헤드의 자기저항 효과 소자에 의해 형성된 자기저항 센서를 통해 흐르는 전류를 발생시키는 수단, 및상기 자기저항 센서의 저항률의 변화를 검출된 자계의 함수로서 검출하는 수단을 구비하는 것을 특징으로 하는 자기저항 검출 시스템.
- 데이타 기록을 위한 복수의 트랙을 갖는 자기 기록 매체,상기 자기 기록 매체 상에 데이타를 자기적으로 기록하기 위한 수단,제 4 항 또는 제 5 항에 따른 자기저항 효과 헤드, 및상기 자기저항 효과 헤드, 자기저항 검출 시스템, 및 상기 자기 기록 수단을 상기 자기 기록 매체의 선택된 트랙으로 이동시키게 하기 위한 엑츄에이터 수단을 구비하는 것을 특징으로 하는 자기 기억 시스템.
- 기판 내부 및 표면 상에 소정 형상을 갖는 실리콘층을 형성하는 단계,상기 실리콘층의 표면 상 및 내부에 소정 형상의 제 1 도전성 영역을 형성하는 단계,상기 제 1 도전성 영영의 내부에 소정 형상을 갖는 제 2 도전성 영역을 형성하는 단계,상기 제 1 도전성 영역에 접속된 제 1 전극을 형성하는 단계, 및층간 절연막을 사이에 두고 상기 제 1 도전성 영역 상에 연장된 상태에서 상기 제 2 도전성 영역에 접속되어 있지만 상기 제 1 도전성 영역에는 접속되어 있지 않는 제 2 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 자기저항 효과 헤드의 제조 방법.
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