KR100388475B1 - Method for fabricating semiconductor device - Google Patents
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Abstract
본 발명은 스토리지노드콘택과 비트라인콘택간의 오정렬로 인한 중첩여유도 저하를 개선시키도록 한 반도체 소자의 제조 방법에 관한 것으로, 반도체기판상에 복수개의 폴리실리콘플러그를 형성하는 단계, 상기 복수개의 폴리실리콘플러그를 포함한 전면에 제1 산화막, 질화막, 제2 산화막을 순차적으로 형성하는 단계, 상기 제2 산화막, 질화막 및 제1 산화막을 선택적으로 식각하여 상기 복수개의 폴리실리콘플러그중에서 일측 폴리실리콘플러그 표면을 노출시키는 스토리지노드용 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀에 매립되는 스토리지노드콘택플러그를 형성하는 단계, 상기 제2 산화막상에 상기 복수개의 폴리실리콘플러그중에서 타측 폴리실리콘플러그 상부를 덮는 비트라인마스크를 형성하는 단계, 상기 비트라인마스크를 이용하여 상기 제2 산화막과 질화막을 순차적으로 식각하여 상기 질화막과 상기 제2 산화막의 적층구조로 이루어진 비트라인용 패턴을 형성하는 단계, 상기 질화막과 상기 제1 산화막의 열팽창계수 차이를 이용한 열처리로 상기 타측 폴리실리콘플러그의 소정 부분을 노출시키는 균열을 형성하는 단계, 상기 균열을 통해 상기 타측 폴리실리콘플러그에 접속되는 비트라인을 형성하는 단계를 포함한다.The present invention relates to a method for manufacturing a semiconductor device to reduce the overlap margin due to misalignment between a storage node contact and a bit line contact, the method comprising: forming a plurality of polysilicon plugs on a semiconductor substrate; Sequentially forming a first oxide film, a nitride film, and a second oxide film on the entire surface including the silicon plug, and selectively etching the second oxide film, the nitride film, and the first oxide film to form a surface of one polysilicon plug among the plurality of polysilicon plugs. Forming a contact hole for the storage node to expose, forming a storage node contact plug embedded in the storage node contact hole, and a bit covering an upper portion of the other polysilicon plug on the second oxide layer; Forming a line mask, said bit line mask being Sequentially etching the second oxide film and the nitride film to form a bit line pattern having a laminated structure of the nitride film and the second oxide film, and heat treating the difference between the nitride film and the first oxide film by using a thermal expansion coefficient difference. Forming a crack that exposes a portion of the polysilicon plug, and forming a bitline that is connected to the other polysilicon plug through the crack.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 균열전파를 촉진하는 패터닝을 이용하는 반도체소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device using patterning to promote crack propagation.
일반적 DRAM에서 비트라인은 데이터 전송을 위한 배선으로 텅스텐실리사이드(WSi)나 텅스텐(W)을 사용하고 있다. 최근에는 저항 문제를 개선하기 위하여 0.18미크론보다 작은 디자인 룰(Design rule)을 가지는 소자에서 텅스텐을 배선 재료로 채택하고 있다.In general DRAM, bit lines use tungsten silicide (WSi) or tungsten (W) as wiring for data transmission. In recent years, tungsten has been adopted as a wiring material in devices having a design rule smaller than 0.18 micron to improve the resistance problem.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 도면이다.1A to 1C illustrate a method of manufacturing a semiconductor device according to the prior art.
도 1a에 도시된 바와 같이, STI(Shallow Trench Isolation)방법으로 반도체기판(11)에 필드산화막(12)을 형성한 후, 반도체기판(11)상에 다수의 워드라인(13)을 형성한다. 계속해서, 워드라인(13) 사이에 불순물접합층(14)을 형성하고, 불순물접합층(14)을 노출시키는 플러그용 콘택홀을 형성하고 콘택홀을 통해 불순물접합층(14)과 접속되는 폴리실리콘 플러그(15)를 형성한다. 이 때, 폴리실리콘 플러그(15) 형성전에 층간절연막을 증착한 후 패터닝하여 폴리실리콘 플러그용 콘택홀을 형성한다.As shown in FIG. 1A, after the field oxide film 12 is formed on the semiconductor substrate 11 by a shallow trench isolation (STI) method, a plurality of word lines 13 are formed on the semiconductor substrate 11. Then, the impurity bonding layer 14 is formed between the word lines 13, a plug contact hole for exposing the impurity bonding layer 14 is formed, and the poly is connected to the impurity bonding layer 14 through the contact hole. The silicon plug 15 is formed. At this time, before forming the polysilicon plug 15, an interlayer insulating film is deposited and then patterned to form a contact hole for the polysilicon plug.
폴리실리콘 플러그(15) 및 워드라인(13)을 포함한 전면에 제 1 층간절연막(16)을 형성하고, 제 1 층간절연막(16)을 선택적으로 패터닝하여 후속비트라인콘택이 형성될 부분을 노출시키는 콘택홀을 형성한다. 이 때, 폴리실리콘 플러그(15) 중 어느 한 부분이 노출된다.A first interlayer insulating film 16 is formed on the front surface including the polysilicon plug 15 and the word line 13, and the first interlayer insulating film 16 is selectively patterned to expose a portion where a subsequent bit line contact is to be formed. A contact hole is formed. At this time, any part of the polysilicon plug 15 is exposed.
상술한 콘택홀을 포함한 전면에 비트라인 배선용 텅스텐막(17)을 증착하고,텅스텐막(17)상에 마스크질화막(18)을 형성한다.The tungsten film 17 for bit line wiring is deposited on the entire surface including the above-mentioned contact hole, and the mask nitride film 18 is formed on the tungsten film 17.
도 1b에 도시된 바와 같이, 마스크질화막(18)과 텅스텐막(17)을 선택적으로 패터닝하여 비트라인배선 즉, 텅스텐막(17a)과 마스크질화막(18a)의 적층 구조를 형성한다. 이 때, 비트라인 배선 형성시, 라인형(Line type) 마스크를 이용한다(도 2 참조).As shown in FIG. 1B, the mask nitride film 18 and the tungsten film 17 are selectively patterned to form a stacked structure of the bit line wiring, that is, the tungsten film 17a and the mask nitride film 18a. At this time, a line type mask is used to form the bit line wirings (see FIG. 2).
도 1c에 도시된 바와 같이, 전면에 제 2 층간절연막(19)을 형성한 다음, 제 2 층간절연막(19)상에 감광막(20)을 도포하고 노광 및 현상으로 패터닝한 후, 패터닝된 감광막(20)을 마스크로 이용하여 제 2 층간절연막(19)과 제 1 층간절연막(16)을 식각하여 후속 스토리지노드 콘택이 형성될 부분을 노출시키는 콘택홀(21)을 형성한다(이상 자기정렬콘택식각이라 함). 이 때, 폴리실리콘 플러그(15) 중 어느 한 부분이 노출된다.As shown in FIG. 1C, after forming the second interlayer insulating film 19 on the entire surface, and then applying the photosensitive film 20 on the second interlayer insulating film 19, and patterning the photosensitive film 20 by exposure and development, the patterned photosensitive film ( 20 is used as a mask to etch the second interlayer insulating film 19 and the first interlayer insulating film 16 to form a contact hole 21 exposing a portion where a subsequent storage node contact is to be formed (ideally self-aligned contact etching). ). At this time, any part of the polysilicon plug 15 is exposed.
그러나, 상술한 종래기술에서는 소자의 집적도가 증가함에 따라 스토리지노드콘택과 비트라인의 중첩 여유도가 디자인룰을 벗어나는 경우가 발생되고, 이에 따라 장비가 가지고 있는 해상능력 이상의 CD(Critical Dimension)를 구현해야 함과 동시에 극한의 정렬도(Alignment)를 유지해야만 한다.However, in the above-described conventional technology, as the degree of integration of devices increases, the overlapping margin of storage node contacts and bit lines may deviate from the design rule, thereby implementing CD (Critical Dimension) beyond the resolution of the equipment. At the same time, it should maintain extreme alignment.
이렇게 되면 리소그래피(Lithography) 공정에서 CD 균일도가 저하되고 정확한 오버레이(Overlay)를 유지하기 위해서 여러 번의 샘플링(Sampling)을 실시해야하는 등 양산성이 현저히 저하된다. 또한, 자기정렬콘택(Self Aligned Contact; SAC) 식각 공정에서 스토리지노드 콘택홀을 식각할 때 비트라인에 어택(Attack)을 줄 가능성이 매우 높다.This leads to a significant decrease in mass productivity, such as CD uniformity in the lithography process and the need for several samplings to maintain an accurate overlay. In addition, when a storage node contact hole is etched in a self-aligned contact (SAC) etching process, there is a high possibility of attacking the bit line.
다시 말하면, 스토리지노드 콘택홀 형성을 위해 층간절연막을 형성하고 감광막을 이용해 스토리지노드 콘택홀을 식각할 경우, 정확한 정렬이 이루어지지 않는 한 스토리지노드콘택이 비트라인배선 위에 일부 걸치게 된다. 이 경우, 하드마스크나 비트라인배선 양측벽에 형성된 스페이서가 스토리지노드 콘택 식각으로부터 비트라인을 보호해주어야 하지만, 그렇지 못하고 비트라인에 어택을 주는 경우가 빈번하다(도 3 참조).In other words, when the interlayer insulating layer is formed to form the storage node contact hole and the storage node contact hole is etched using the photoresist layer, the storage node contact is partially over the bit line wiring unless the alignment is performed correctly. In this case, the spacers formed on both sidewalls of the hard mask and the bit line should protect the bit line from the etching of the storage node contact. However, the spacers are often attacked to the bit line (see FIG. 3).
이러한 문제점을 해결하기 위해 새로운 구조의 자기정렬콘택 식각 공정이 도입되기도 하였으며, 현재까지 출시된 양산 장비의 해상력 이상으로 비트라인 CD를 작게 만들거나 자기정렬콘택 식각 공정에 취약한 부분만 CD를 작게 가져가는 시도가 이루어지기도 하였다.In order to solve this problem, a new structure of self-aligned contact etching process has been introduced, and the bit line CD is made smaller than the resolution of mass-production equipment released to date, or only the vulnerable part of the self-aligned contact etching process is made smaller. Attempts have been made.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 비트라인 콘택과 스토리지노드 콘택간의 오정렬로 인한 비트라인 어택을 방지하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device suitable for preventing a bit line attack due to misalignment between a bit line contact and a storage node contact.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art;
도 2는 종래의 라인형 비트라인 마스크를 도시한 도면,2 illustrates a conventional line type bit line mask;
도 3은 종래의 비트라인 어택을 도시한 도면,3 illustrates a conventional bit line attack;
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,4A to 4G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention;
도 5는 도 4e에 따른 균열을 도시한 도면.5 shows a crack according to FIG. 4e.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 필드산화막31 semiconductor substrate 32 field oxide film
33 : 워드라인 34 : 불순물접합33 word line 34 impurity junction
35 : 폴리실리콘플러그 36 : 제 1 층간절연막35 polysilicon plug 36 first interlayer insulating film
37 : 비트라인질화막 38 : 비트라인산화막37: bit line nitride film 38: bit line oxide film
39 : 제 2 층간절연막39: second interlayer insulating film
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 소정 공정이 완료된 반도체기판상에 복수개의 폴리실리콘플러그를 형성하는 단계, 상기 복수개의 폴리실리콘플러그를 포함한 전면에 제 1 산화막, 질화막, 제 2 산화막을 순차적으로 형성하는 단계, 상기 제 2 산화막, 질화막 및 제 1 산화막을 선택적으로 식각하여 상기 복수개의 폴리실리콘플러그중에서 일측 폴리실리콘플러그 표면을 노출시키는 스토리지노드용 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀에 매립되는 스토리지노드콘택플러그를 형성하는 단계, 상기 제 2 산화막상에 상기 복수개의 폴리실리콘플러그중에서 타측 폴리실리콘플러그 상부를 덮는 비트라인마스크를 형성하는 단계, 상기 비트라인마스크를 이용하여 상기 제 2 산화막과 질화막을 순차적으로 식각하여 상기 질화막과 상기 제2 산화막의 적층구조로 이루어진 비트라인용 패턴을 형성하는 단계, 상기 질화막과 상기 제 1 산화막의 열팽창계수 차이를 이용한 열처리로 상기 타측 폴리실리콘플러그의 소정 부분을 노출시키는 균열을 형성하는 단계, 및 상기 균열을 통해 상기 타측 폴리실리콘플러그에 접속되는 비트라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of forming a plurality of polysilicon plugs on a semiconductor substrate having a predetermined process, a first oxide film, a nitride film, Sequentially forming a second oxide film, selectively etching the second oxide film, the nitride film, and the first oxide film to form a contact hole for a storage node exposing one surface of the polysilicon plug from among the plurality of polysilicon plugs; Forming a storage node contact plug embedded in the storage node contact hole, forming a bit line mask on the second oxide layer to cover an upper portion of the other polysilicon plug among the plurality of polysilicon plugs, and forming the bit line mask By using the second oxide film and the nitride film sequentially Forming a bit line pattern having a stacked structure of the nitride film and the second oxide film, and forming a crack for exposing a predetermined portion of the other polysilicon plug by heat treatment using a thermal expansion coefficient difference between the nitride film and the first oxide film. And forming a bit line connected to the other polysilicon plug through the crack.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.4A to 4G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 4a에 도시된 바와 같이, STI방법으로 반도체기판(31)에 필드산화막(32)을 형성한 후, 반도체기판(31)상에 다수의 워드라인(33)을 형성한다. 계속해서, 워드라인(33)을 마스크로 이용하거나, 통상적인 이온주입마스크를 형성한 후 불순물 이온주입을 실시하여 워드라인(33) 사이의 반도체기판(31)에 소스/드레인의 작용을 하는 불순물접합층(34)을 형성한다. 계속해서, 불순물접합층(34)을 노출시키는 플러그용 콘택홀을 형성하고 콘택홀을 통해 불순물접합층(34)과 접속되는 복수개의 폴리실리콘 플러그(35)를 형성한다. 이 때, 폴리실리콘 플러그(35) 형성전에 층간절연막을 증착한 후 패터닝하여 폴리실리콘 플러그용 콘택홀을 형성한다.As shown in FIG. 4A, after the field oxide film 32 is formed on the semiconductor substrate 31 by the STI method, a plurality of word lines 33 are formed on the semiconductor substrate 31. Subsequently, the word line 33 is used as a mask or an impurity ion implantation is performed after forming a conventional ion implantation mask to act as a source / drain on the semiconductor substrate 31 between the word lines 33. The bonding layer 34 is formed. Subsequently, a plug contact hole for exposing the impurity bonding layer 34 is formed, and a plurality of polysilicon plugs 35 connected to the impurity bonding layer 34 through the contact hole are formed. At this time, an interlayer insulating film is deposited and patterned before forming the polysilicon plug 35 to form a polysilicon plug contact hole.
복수개의 폴리실리콘 플러그(35) 및 워드라인(33)을 포함한 전면에 제 1 층간절연막(36)으로서 BPSG을 형성하고, 제 1 층간절연막(36)상에 비트라인 질화막(37), 비트라인 산화막(38)을 순차적으로 형성한다.A BPSG is formed as a first interlayer insulating film 36 on the entire surface including the plurality of polysilicon plugs 35 and the word lines 33, and the bit line nitride film 37 and the bit line oxide film are formed on the first interlayer insulating film 36. (38) is formed sequentially.
도 4b에 도시된 바와 같이, 스토리지노드 마스크(39)를 이용하여 비트라인 산화막(38), 비트라인 질화막(37), 제 1 층간절연막(36)을 식각하여 일측 폴리실리콘플러그(35) 표면을 노출시키는 스토리지노드 콘택홀(40)을 형성한다.As shown in FIG. 4B, the bit line oxide layer 38, the bit line nitride layer 37, and the first interlayer dielectric layer 36 are etched using the storage node mask 39 to form one surface of the polysilicon plug 35. The storage node contact hole 40 to be exposed is formed.
도 4c에 도시된 바와 같이, 스토리지노드 콘택홀(40)에 폴리실리콘을 증착하고 에치백이나 화학적기계적연마를 통해 서로 분리된 스토리지노드 콘택 플러그(41)를 형성한다. 이 때, 스토리지노드 콘택 플러그(41)는 비트라인 산화막(38)의 높이까지 형성된다.As illustrated in FIG. 4C, polysilicon is deposited in the storage node contact hole 40, and the storage node contact plugs 41 are separated from each other through etch back or chemical mechanical polishing. At this time, the storage node contact plug 41 is formed up to the height of the bit line oxide layer 38.
비트라인 산화막(38)상에 섬 형태의 비트라인마스크(42)를 형성한다. 이때, 비트라인마스크(42)는 복수개의 폴리실리콘플러그(35)중에서 스토리지노드콘택플러그(41)와 연결된 폴리실리콘플러그를 제외한 비트라인이 형성될 타측 폴리실리콘플러그(35) 상부를 덮는 형태이다.An island-type bit line mask 42 is formed on the bit line oxide film 38. In this case, the bit line mask 42 covers an upper portion of the polysilicon plug 35 on which the bit line except for the polysilicon plug connected to the storage node contact plug 41 is formed among the plurality of polysilicon plugs 35.
도 4d에 도시된 바와 같이, 섬 형태의 비트라인마스크(42)를 이용하여 비트라인 산화막(38)과 비트라인 질화막(37)을 식각하여 섬형태의 비트라인패턴 즉, 비트라인 질화막(37)과 비트라인 산화막(38)의 적층 구조를 형성한다. 이 때, 형성되는 비트라인패턴은 비트라인이 이어질 방향으로 뾰족한 패턴이어야 한다.As shown in FIG. 4D, the bit line oxide layer 38 and the bit line nitride layer 37 are etched using the island-type bit line mask 42 to form an island-type bit line pattern, that is, the bit line nitride layer 37. And a bit line oxide film 38 are formed. At this time, the formed bit line pattern should be a pointed pattern in the direction in which the bit line is to be continued.
도 4e에 도시된 바와 같이, 열공정을 실시하는데, 제 1 층간절연막(36)인 BPSG의 리플로우(Reflow)를 실시하는 1000℃의 온도로 10초동안 열을 가하여 열스트레스를 발생시킨다. 이러한 과정에서 BPSG와 비트라인 질화막(37)의 서로 다른 열팽창계수로 인해 발생한 응력이 뾰족한 비트라인에서 균열이 발생되고 인접한 비트라인패턴으로 전파해 나간다(도 5 참조). 다시 말하면, BPSG막과 비트라인 질화막(37)은 서로 상이한 열팽창계수를 가짐으로 인해 외부에서 열이 가해질 경우 응력이 발생하게 되는데, BPSG에는 압축 응력(Compressive stress)이 비트라인 질화막(37)에는 인장 응력(Tensile stress)이 걸리게 된다.As shown in FIG. 4E, a thermal process is performed, and heat stress is generated by applying heat for 10 seconds at a temperature of 1000 ° C. to perform reflow of the BPSG, which is the first interlayer insulating film 36. In this process, cracks are generated in bit lines having a sharp stress due to different thermal expansion coefficients of the BPSG and the bit line nitride layer 37 and propagate to adjacent bit line patterns (see FIG. 5). In other words, the BPSG film and the bit line nitride film 37 have different thermal expansion coefficients, so that stress is generated when heat is applied from the outside. Tensile stress is applied.
도 5를 참조하면, 이러한 응력이 어느 한계점에 이르면 가장 응력이 집중되는 부분 즉, 뾰족한 부분에서 균열이 발생하게 되고 이곳으로부터 균열이 전파되어 나가기 시작하여 비트라인 산화막(38)과 비트라인 질화막(37)을 소정 폭 식각하여 타측 폴리실리콘플러그(35)의 표면이 드러나는 균열(43)이 형성된다.Referring to FIG. 5, when such a stress reaches a certain threshold, cracking occurs at a portion where the stress is most concentrated, that is, a sharp portion, and cracks start to propagate from the bitline oxide layer 38 and the bitline nitride layer 37. ) By a predetermined width to form a crack 43 to expose the surface of the other polysilicon plug (35).
상술한 공정에 의해 타측 폴리실리콘플러그(35)의 소정 부분을 노출시키는 균열(43)은 비트라인산화막(38), 비트라인질화막(37), 제 2 층간절연막(36)이 소정폭으로 식각되어 50㎚∼100㎚ 크기의 공간을 확보하게 되며, 균열전파를 이용하는 열적스트레스 방법을 이용하여 패터닝하므로써 비트라인콘택 공정을 생략할 수 있다.By the above-described process, the crack 43 exposing a predetermined portion of the other polysilicon plug 35 is etched into the bit line oxide film 38, the bit line nitride film 37, and the second interlayer insulating film 36 to a predetermined width. A space having a size of 50 nm to 100 nm is secured, and the bit line contact process can be omitted by patterning using a thermal stress method using crack propagation.
도 4f에 도시된 바와 같이, 균열(43)에 의해 형성된 공간을 포함한 전면에 비트라인 배선막인 텅스텐(44)을 증착한다. 이 때, 텅스텐(44)외에도 실리사이드, 알루미늄, 구리 등을 이용할 수 있다.As shown in FIG. 4F, tungsten 44, which is a bit line wiring film, is deposited on the entire surface including the space formed by the crack 43. As shown in FIG. At this time, in addition to tungsten 44, silicide, aluminum, copper, or the like can be used.
도 4g에 도시된 바와 같이, 텅스텐(44)을 제 1 층간절연막(36)이 드러날때까지 화학적기계적연마하여 비트라인(45)을 형성한다.As shown in FIG. 4G, tungsten 44 is chemically mechanically polished until the first interlayer insulating film 36 is exposed to form bit lines 45.
후속 공정으로 스토리지노드 콘택 식각 공정을 견뎌낼 질화막을 증착한다.The subsequent process deposits a nitride film that will withstand the storage node contact etch process.
통상적으로 0.13㎛ 소자의 경우, 전체 공정수가 173 단계가 되는데, 그 중 비트라인 콘택 마스크부터 스토리지노드 폴리실리콘의 에치백 공정까지 32 단계에 이르지만, 본 발명의 실시예를 적용하면, 20 단계로 감소하여 12단계의 공정 수가 감소한다.In general, in the case of a 0.13 μm device, the total number of processes is 173 steps, of which 32 steps are performed from the bit line contact mask to the etch back process of the storage node polysilicon. This reduces the number of processes in 12 steps.
또한, 리소그래피(Lithography) 공정은 물론 식각, 박막 형성, 확산 공정 전반에 걸쳐 공정 수가 감소하고, 통상 일정 해상 능력을 가진 노광 장치에서의 패터닝에 의존하여 형성하던 비트라인을 서로 다른 열팽창계수를 이용한 균열로부터 패턴을 형성할 수 있다.In addition, the number of processes decreases not only in the lithography process but also in the etching, thin film formation, and diffusion processes, and cracks using different thermal expansion coefficients are formed in bit lines, which are typically formed depending on patterning in an exposure apparatus having a constant resolution capability. The pattern can be formed from.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명의 반도체 소자의 제조 방법은 비트라인 CD를 자연스럽게 줄일 수 있어서 오정렬에 의한 자기정렬콘택 식각 공정의 오류 가능성을 방지할 수 있고, 또한 중첩 여유도에 있어서 마진을 확보할 수 있으므로 소자의 고집적화를 구현할 수 있는 효과가 있다.The method of manufacturing the semiconductor device of the present invention as described above can reduce the bit line CD naturally, thereby preventing the possibility of error in the self-aligned contact etching process due to misalignment, and also ensuring a margin in the overlap margin. There is an effect that can implement a high integration of the device.
그리고, 비트라인 콘택을 형성하기 위한 마스크 및 식각 공정을 생략할 수있으므로 공정을 단순화시킬 수 있는 효과가 있다.In addition, since the mask and the etching process for forming the bit line contact may be omitted, the process may be simplified.
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