KR100376877B1 - 전압 레벨 검출기 - Google Patents

전압 레벨 검출기 Download PDF

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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
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    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
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    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
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Abstract

본 발명은 입력 펄스가 액티브 되어 있는 동안에 전원전압에서 접지전압으로 전류패스가 형성되지 못하도록 차단하여 전류소모를 줄인 전압 레벨 검출기에 관한 것이다. 이를 위한 본 발명의 전압 레벨 검출기는 제어 신호에 의해 제 1 출력 노드로 전원 전압을 공급하는 제 1 PMOS 트랜지스터; 상기 제어 신호의 반전 신호에 의해 상기 제 1 출력 노드를 접지 전압으로 만드는 제 1 스위칭 트랜지스터; 상기 제 1 출력 노드와 제 2 출력 노드 사이에 접속되며, 상기 제 1 출력 노드의 신호를 반전시켜 출력하는 인버터부; 및 상기 제 2 출력 노드의 신호에 의해 상기 제 1 출력 노드를 접지 전압으로 만드는 제 2 스위칭 트랜지스터를 구비한 것을 특징으로 한다.

Description

전압 레벨 검출기{VOLTAGE LEVEL DETECTOR}
본 발명은 전압 레벨 검출기에 관한 것으로, 특히 입력 펄스가 액티브 되어 있는 동안에 전원전압(Vdd)에서 접지전압(Vss)으로 전류패스가 형성되지 못하도록 차단하여 전류소모를 줄인 전압 레벨 검출기에 관한 것이다.
일반적으로, 전압 레벨 검출기는 입력 전압이 특정 기준 전압보다 낮을 때에는 '하이'(또는 '로우')를 출력하고 높을 때에는 '로우'(또는 '하이')를 출력하여입력 전압의 크기에 따라서 어떤 회로를 다르게 제어하도록 만들어진 회로이다. 전압 레벨 검출기는 현재 에스램(SRAM)과 디램(DRAM)에 사용되고 있으며 입력 전압에 따라 각각 다른 제어를 원하는 모든 디바이스에 적용될 수 있다.
도 1은 종래의 전압 레벨 검출기의 회로도이다.
도시된 바와 같이, 제어 신호(peqode)의 반전 신호에 의해 노드(Nd1)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P1)와, 상기 노드(Nd1)와 노드(Nd2) 사이에 다이오드 구조 접속되어 상기 노드(Nd2)의 전위가 상기 노드(Nd1)의 전위보다 낮을 때 상기 노드(Nd1)의 전위를 상기 노드(Nd2)로 전달하는 PMOS 트랜지스터(P2)와, 상기 노드(Nd2)와 접지전압(Vss) 사이에 직렬접속된 2개의 저항(R1, R2)로 구성된다. 그리고, 상기 노드(Nd2)의 전위에 의해 전원전압(Vdd)을 노드(Nd4)로 전달하는 병렬접속된 PMOS 트랜지스터(P3∼P5)와, 상기 노드(Nd2)의 전위에 의해 상기 접지전압(Vss)을 상기 노드(Nd4)로 전달하는 병렬접속된 NMOS 트랜지스터(N1∼N3)와, 상기 노드(N4)의 반전 신호(Nd5)와 상기 제어 신호(peqode)를 입력하여 NAND 연산한 신호를 노드(Nd6)로 출력하는 NAND 게이트(NAND1)와, 상기 노드(Nd6)와 상기 제어 신호(peqode)를 입력하여 NAND 연산한 신호를 노드(Nd7)로 출력하는 NAND 게이트(NAND2)와, 상기 노드(Nd6)의 신호를 세트(set) 신호로 입력하고 상기 노드(Nd7)의 신호를 리셋(reset) 신호로 입력하여 래치된 상기 노드(Nd6)의 신호를 노드(Nd8)로 출력하는 NAND 게이트로 구성된 플립플럽단(10)과, 상기 노드(Nd8)의 신호를 반전시킨 신호(Vref_lb)를 출력하는 인버터(INV3)와, 상기 노드(Nd8)의 신호를 반전시킨 신호(Vref_ub)를 출력하는 인버터(INV4)로 구성된다.
상기 제어 신호(peqode)는 매 리드 사이클(read cycle)마다 전압 레벨 검출기를 활성화 시키는 신호로 '하이' 액티브(active) 신호이다.
제어 신호(peqode)가 '로우'이면 PMOS 트랜지스터(P1)가 턴오프되어 노드(Nd2)는 '로우'가 된다. 그리고, 노드(Nd2)의 전위에 의해 PMOS 트랜지스터(P3∼P5)가 턴온되어 노드(Nd4)는 '하이', 노드(Nd5)는 '로우'가 된다. 따라서, 상기 노드(Nd5)의 신호 및 상기 제어 신호(peqode)를 입력으로 하는 NAND 게이트(NAND1)의 출력 신호(Nd6)는 '하이'가 된다. 그리고, 상기 노드(Nd6)의 신호 및 상기 제어 신호(peqode)를 입력으로 하는 NAND 게이트(NAND2)의 출력 신호(Nd7)는 '로우'가 된다.
상기 노드(Nd6)의 신호를 세트(set) 신호로 입력하고 상기 노드(Nd7)의 신호를 리셋(reset) 신호로 입력하여 래치된 상기 노드(Nd6)의 신호를 노드(Nd8)로 출력하는 NAND 게이트로 구성된 플립플럽단(10)은 상기 노드(Nd6)의 '하이'를 래치하게 되며 현재 출력을 계속 유지하게 된다. 즉, 상기 제어 신호(peqode)가 '로우'인 동안 전압 레벨 검출기는 현 출력을 '하이'이든 '로우'이든 계속 유지하게 된다.
도 2는 도 1에 도시된 종래의 전압 레벨 검출기의 제어 신호에 대한 출력 신호를 그래프로 나타낸 것이다. 여기서, a 그래프는 제어 신호(peqode)이고, b 그래프는 노드(Nd1)의 신호 파형이고, c 그래프는 노드(Nd2)의 신호 파형이고, d 그래프는 노드(Nd4)의 신호 파형이고, e 그래프는 출력 신호(Vref_ib)의 파형을 각각 나타낸다.
도면에서, 상기 제어 신호(peqode)(a)가 '하이' 상태에서, 기준 전압(여기서는 2.4V로 하였음)보다 전원 전압(Vdd)이 낮으면 노드(Nd2)(c)는 '로우'이고, 기준전압보다 전원 전압(Vdd)이 높으면 상기 노드(Nd2)(c)는 '하이'가 되는 것을 볼 수 있다.
상기 노드(Nd5)가 '하이'이면 최종 출력은 '하이'가 되고 상기 노드(Nd5)가 '로우'이면 최종 출력은 '로우'가 된다.
따라서, 전압 레벨 검출기는 입력 신호(peqode)가 '하이'일때 출력을 기준 전압에 따라 결정하고 입력 신호(peqode)가 '로우'일때 그 출력을 계속 유지한다.
그런데, 상기 구성을 갖는 종래의 전압 레벨 검출기는 제어 신호(peqode)가 '하이'로 액티브되면 전원전압(Vdd)이 노드(Nd2 및 Nd3)와 저항(R1, R2)을 통해 접지전압(Vss)과 연결이 되어 전류가 스태틱(static)하게 흐르게 된다. 이러한 현상은 전압이 높을 수록 그 양이 크게 증가하게 되어 전류 소모를 증가시키게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 입력 펄스가 액티브 되어 있는 동안에 전원전압(Vdd)에서 접지전압(Vss)으로 전류패스가 형성되지 못하도록 차단하여 전류소모를 줄인 전압 레벨 검출기를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 전압 레벨 검출기는,
제어 신호에 의해 제 1 출력 노드로 전원 전압을 공급하는 제 1 PMOS 트랜지스터;상기 제어 신호의 반전 신호에 의해 상기 제 1 출력 노드를 접지 전압으로 만드는 제 1 스위칭 트랜지스터;상기 제 1 출력 노드와 제 2 출력 노드 사이에 접속되며, 상기 제 1 출력 노드의 신호를 반전시켜 출력하는 인버터부; 및상기 제 2 출력 노드의 신호에 의해 상기 제 1 출력 노드를 접지 전압으로 만드는 제 2 스위칭 트랜지스터를 구비한 것을 특징으로 한다.
도 1은 종래의 전압 레벨 검출기의 회로도
도 2는 도 1에 도시된 제어 신호와 각 노드의 신호를 나타낸 그래프도
도 3은 본 발명의 전압 레벨 검출기의 회로도
도 4는 도 3에 도시된 제어 신호와 각 노드의 신호를 나타낸 그래프도
도 5는 도 1 및 도 4에 도시된 저항(R2)을 통해서 흐르는 전류를 온도 및 전원전압의 크기에 따라 측정한 값을 비교하여 나타낸 도표
* 도면의 주요부분에 대한 부호의 설명 *
10 : 플립플럽단 20 : 신호 완충단
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 전압 레벨 검출기의 회로도이다.
도시된 바와 같이, 제어 신호(peqode)의 반전 신호에 의해 노드(Nd1)로 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P1)와, 상기 노드(Nd1)와 노드(Nd2) 사이에 다이오드 구조 접속되어 상기 노드(Nd2)의 전위가 상기 노드(Nd1)의 전위보다 낮을 때 상기 노드(Nd1)의 전위를 상기 노드(Nd2)로 전달하는 PMOS 트랜지스터(P2)와, 상기 노드(Nd2)와 노드(Nd9) 사이에 접속된 저항(R1)과, 상기 노드(Nd9)와 노드(Nd3) 사이에 접속되며 노드(Nd4)의 전위에 의해 스위칭되는 NMOS 트랜지스터(N5)와, 상기 제어 신호(peqode)의 반전 신호에 의해 상기 노드(Nd9)와 상기 노드(Nd3)를 연결시켜 주는 NMOS 트랜지스터(N4)와, 상기 노드(Nd3)와 접지전압(Vss) 사이에 접속된 저항(R2)으로 구성된다. 그리고, 상기 노드(Nd2)의 전위에 의해 전원전압(Vdd)을 노드(Nd4)로 전달하는 병렬접속된 PMOS 트랜지스터(P3∼P5)와, 상기 노드(Nd2)의 전위에 의해 접지전압(Vss)을 상기 노드(Nd4)로 전달하는 병렬접속된 NMOS 트랜지스터(N1∼N3)와, 상기 노드(Nd4)의 반전 신호(Nd5)와 상기 제어 신호(peqode)를 입력하여 NAND 연산한 신호를 노드(Nd6)로 출력하는 NAND 게이트(NAND1)와, 상기 노드(Nd6)와 상기 제어 신호(peqode)를 입력하여 NAND 연산한 신호를 노드(Nd7)로 출력하는 NAND 게이트(NAND2)와, 상기 노드(Nd6)의 신호를 세트(set) 신호로 입력하고 상기 노드(Nd7)의 신호를 리셋(reset) 신호로 입력하여 래치된 상기 노드(Nd6)의 신호를 노드(Nd8)로 출력하는 NAND 게이트로 구성된 플립플럽단(10)과, 상기 노드(Nd8)의 신호를 반전시킨 신호(Vref_lb)를 출력하는 인버터(INV3)와, 상기 노드(Nd8)의 신호를 반전시킨 신호(Vref_ub)를 출력하는 인버터(INV4)로 구성된다. 이때, 상기 제어 신호(peqode)는 매 리드 사이클(read cycle)마다 전압 레벨 검출기를 활성화 시키는 신호로 '하이' 액티브(active) 신호이다.
상기 구성에서와 같이, 본 발명의 전압 레벨 검출기는 도 1에 도시된 종래의 전압 레벨 검출기에서 저항(R1)과 저항(R2) 사이에 NMOS 트랜지스터(N4와 N5)를 병렬연결하여 제어 신호(peqode)가 액티브 되어 있는 동안에 전원전압(Vdd)에서 접지전압(Vss)으로 전류패스가 형성되지 못하도록 차단하여 전류소모를 줄이도록 하였다. 상기 NMOS 트랜지스터(N4)는 정상 동작을 위한 프리차지용으로 제어 신호(peqode)로부터 제어를 받고, 상기 NMOS 트랜지스터(N5)는 기준전압의 영향을 받는 노드(Nd4)로부터 제어를 받는다.
제어 신호(peqode)가 '로우'이면 전원전압(Vdd)과 연결된 PMOS 트랜지스터(P1)는 턴오프되고 NMOS 트랜지스터(N4)는 턴온되어 노드(Nd2)는 '로우'가 되고, 이 노드(Nd2)의 전위에 의해 턴온된 PMOS 트랜지스터(P3∼P5)에 의해 노드(Nd4)는 '하이', 노드(Nd5)는 '로우'가 된다. 이때, 노드(Nd4)의 전위에 의해 NMOS 트랜지스터(N5)도 턴온되어 있는 상태이다.
상기 제어 신호(peqode)가 '하이'이면 전원전압(Vdd)과 연결된 PMOS 트랜지스터(P1)는 턴온되고 NMOS 트랜지스터(N4)는 턴오프되어 노드(Nd2)의 전위는 '로우'에서 입력 전압에 따라서 적당히 '하이'를 향해서 올라간다. 이때, 입력 전압이 기준전압보다 낮으면 노드(Nd2)의 전압은 그만큼 적게 올라가므로 여전히 '로우'로 인식이 되어 노드(Nd2)는 여전히 '로우'로 인식이 되어 노드(Nd4)는 '하이'를 유지한다. 이때, 상기 노드(Nd4)의 전위에 의해 NMOS 트랜지스터(N5)는 계속 턴온된 상태이므로 상기 노드(Nd2)의 전위를 접지전위(Vss)로 계속 유지시키도록 한다.
그런데, 입력 전압이 기준전압보다 높으면 상기 노드(Nd2)가 상대적으로 많이 '하이'를 향해 올라가므로 '하이'로 인식이 되어 노드(Nd4)가 '하이'에서 '로우'로 떨어지게 된다. 이때, NMOS 트랜지스터(N5)는 턴오프되어 노드(Nd2)는 급격히 '하이' 쪽으로 가게 되고 저항(R2)을 통해서 접지전압(Vss)으로 흐르던 전류도 멈추게 된다.
도 4는 도 3에 도시된 제어 신호와 각 노드의 신호를 나타낸 그래프도이다. 여기서, a 그래프는 노드(Nd1)의 신호 파형이고, b 그래프는 노드(Nd2)의 신호 파형이고, c 그래프는 노드(Nd4)의 신호 파형이고, d 그래프는 출력 신호(Vref_ib)의 파형을 각각 나타낸다.
상기 도면에서, 기준 전압 이상에서는 NMOS 트랜지스터(N4 및 N5)가 모두 오프되므로 노드(Nd2)(b)의 전압이 원형과 다르게 기준전압에서 갑자기 올라가는 것을 볼수 있고, 노드(Nd4)(c)의 전압은 기준전압 이상에서 노드(Nd2)(b)가 강력하게 '하이'가 되기 때문에 원형과 달리 바로 '로우'로 떨어지는 것을 볼 수 있다.
본 발명에서는 NMOS 트랜지스터(N4 및 N5)를 추가하면서 노드(Nd2)에 연결된 저항값을 종래의 회로보다 약간 낮게 바꾸어 도 1의 종래의 기준전압과 기준전압이 동일하게 하였다. 상기 NMOS 트랜지스터(N4 및 N5)는 저항의 역할도 하고 있기 때문에 온도의 영향은 표 1과 같이 종래의 회로보다 조금 더 받는다.
90℃ 25℃ -45℃
종래 본 발명 종래 본 발명 종래 본 발명
Vref 2.365V 2.295V 2.395V 2.395V 2.425V 2.475V
도 5는 도 1 및 도 3에 도시된 저항(R2)을 통해서 흐르는 전류를 온도 및 전원전압의 크기에 따라 측정한 값을 비교하여 나타낸 도표이다.
상기 도면에서, 기준 전압(이 경우 2.39V)보다 낮은 전원 전압에서 동작할 경우엔 종래의 것과 비교해서 별로 차이가 없지만, 기준 전압 이상의 전압에서 동작할 경우에 액티브 구간에서 스태틱하게 흐르는 전류를 본 발명에서는 NMOS 트랜지스터(N4 및 N5)에 의해 차단하므로 전력 소모를 효과적으로 줄일 수 있음을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명의 전압 레벨 검출기에 의하면, 입력 펄스가 액티브 되어 있는 동안에 전원 전압이 기준 전압 이상의 전압에서 동작할 경우에 전원전압(Vdd)에서 접지전압(Vss)으로 전류패스가 형성되지 못하도록 차단하므로써, 전류소모를 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 전압 레벨 검출기에 있어서,
    제어 신호에 의해 제 1 출력 노드로 전원 전압을 공급하는 제 1 PMOS 트랜지스터;
    상기 제어 신호의 반전 신호에 의해 상기 제 1 출력 노드를 접지 전압으로 만드는 제 1 스위칭 트랜지스터;
    상기 제 1 출력 노드와 제 2 출력 노드 사이에 접속되며, 상기 제 1 출력 노드의 신호를 반전시켜 출력하는 인버터부; 및
    상기 제 2 출력 노드의 신호에 의해 상기 제 1 출력 노드를 접지 전압으로 만드는 제 2 스위칭 트랜지스터를 구비한 것을 특징으로 하는 전압 레벨 검출기.
  2. 제 1 항에 있어서,
    상기 제 1 PMOS 트랜지스터의 일측단자와 상기 제 1 출력 노드 사이에 다이오드 구조로 접속된 제 2 PMOS 트랜지스터를 추가로 구비한 것을 특징으로 하는 전압 레벨 검출기.
  3. 제 1 항에 있어서, 상기 인버터부는,
    상기 전원 전압과 상기 제 2 출력 노드 사이에 병렬로 접속되며, 상기 제 1 출력 노드의 신호에 의해 동작이 제어되는 3개의 PMOS 트랜지스터들;
    상기 제 2 출력 노드와 접지 전압 사이에 병렬로 접속되며, 상기 제 1 출력 노드의 신호에 의해 동작이 제어되는 3개의 NMOS 트랜지스터들을 구비한 것을 특징으로 하는 전압 레벨 검출기.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 스위칭 트랜지스터는,
    NMOS 트랜지스터로 각각 구성된 것을 특징으로 하는 전압 레벨 검출기.
  5. 삭제
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