KR100375828B1 - 아이피 인터페이스 파형의 흐름도 변환에 의한브이에이치디엘 코드 생성 방법 - Google Patents

Abstract

본 발명은 제시된 임의의 타이밍도로부터 논리회로를 생성할 수 있는 전자회로 설계 방법에 대한 것으로서, 특히 프로세서와 IP(Intellectual Property) 또는 IP와 IP 간의 핸드쉐이킹 신호등과 같이 메인 클록(main clock)을 사용하지 않는 비동기형 회로 설계 시 유용하게 적용할 수 있는 순차회로 생성방법에 관한 것이다. 이를 위해 본 발명은 구현대상 파형의 상승 엣지 구간을 확대한 후 입력신호의 파형을 다수개의 동작구간으로 나누어 동작 순서를 정한 후 진리표를 작성하는 제 1단계; 입력신호를 레벨신호와 펄스신호로 분류하는 제 2단계; 진리표를 간략화하고 이 후 남게되는 잔류 동작 순서를 확정하는 제 3단계; 각 출력 신호에 따른 잔류 동작 순서의 흐름도를 작성하는 제 4단계; 흐름도로부터 VHDL(very high speed integrated circuit description language) 소스코드를 작성하는 제 5단계; 및 VHDL 소스코드로부터 종래의 CAD 툴을 활용하여 비동기식 전자회로를 합성하는 제 6단계를 포함하여 구성된다.

Description

아이피 인터페이스 파형의 흐름도 변환에 의한 브이에이치디엘 코드 생성 방법{Method for making VHDL codes with flow chart conversion from IP interface waveform}

본 발명은 제시된 임의의 타이밍도로부터 논리회로를 생성할 수 있는 전자회로 설계 방법에 대한 것으로서, 특히 프로세서와 IP(Intellectual Property) 또는 IP와 IP간의 핸드쉐이킹 신호등과 같이 메인 클록(main clock)을 사용하지 않는 비동기형 회로 설계 시 유용하게 적용할 수 있는 순차회로 생성방법에 관한 것이다.

종래에는 임의의 타이밍 파형으로부터 논리회로를 설계하기 위하여, 현재상태와 다음상태를 상태도로 표현하여 천이도를 작성한 후 논리방정식을 추출하고, 마스터(master) 플립플롭용 회로를 적용하여 1차로 회로를 생성한 다음 슬레이브(slave) 플립플롭용 회로를 적용하여 2차로 회로를 생성하는 방법으로 순차회로를 설계하였다. 이와 같은 종래의 방법은 적용 예정인 마스터용 플립플롭과 슬레이브용 플립플롭을 사전에 미리 설정해서 그에 부합하는 회로를 생성하는 방법으로서, 메인 클록을 반드시 인가해야 하며, 두 번의 절차를 거쳐서 생성하는 등 그 방법이 매우 복잡하고 구현에 어려움이 많은 문제점이 있다.

또한 제시된 타이밍 파형만으로 펄스형 순차회로를 합성할 수 있는 방법으로 Janus 알고리즘이 있다. Janus 알고리즘은 두 IP에 대한 이벤트(Event) 중심으로 기술된 타이밍 파형을 입력으로 받아들여 이것을 이븐(Even) 그래프로 변환시킨 후 SR-래치와 D-FF로 구성된 세 종류의 템플리트를 동기와 비동기 특성에 맞추어 적용시킨 후 합성의 절차를 거쳐서 논리회로를 생성시키는 방법이다. 이 방법 역시 SR-래치와 D-FF를 사용하면서 메인 클록을 반드시 인가해야 하기 때문에 비동기 펄스형 순차회로의 구현에 어려움이 있다.

따라서, 종래의 이러한 순차 회로 생성방법들은 메인 클록을 사용하지 않으면서 대신에 명령이나 데이터의 도착에 근거하여 명령을 실행하는 데이터-흐름 회로 구조로 된 IP 인터페이스 논리회로의 설계에는 적용할 수 없다는 문제점이 있다. 다시 말해서, IP 인터페이스 논리회로에 사용하게되는 플립플롭 종류에 메인 클록을 인가하게 되면, 순차 회로 생성방법은 동기식으로 되는 것이며 이 후 각 인터페이스 대상 IP의 특성에 맞추어 비동기로 변환시키는 회로를 거쳐야 하기 때문에 그 적용이 매우 까다롭다. 또한 메인 클록을 전혀 사용하지 않고 비동기 회로로 설계하고자 할 경우에는 순차 회로 생성방법을 적용할 수 없다는 문제점이 있다.

본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 레벨형 입력과 펄스형 입력이 혼합된 타이밍 파형들만 제시되었을 경우에 이 파형의 진리표를 작성하고 성분을 분류한 후 간략화 과정을 거치고 난 다음에 파형의 동작 순서에 따라서 개별 출력신호들을 흐름도로 바꾸고, 흐름도의 단계별로 VHDL(very high speed integrated circuit description language) 코드를 대입시킨 후 VHDL 소스코드를 추출하되, 메인 클록을 사용하지 않는 비동기형 회로 설계 시 유용하게 적용될 수 있는, 파형변환에 의한 VHDL 코드를 생성하는 방법을 제공하는데 그 목적이 있다.

도 1은 본 발명에 따른 파형변환 알고리즘을 도시한 흐름도,

도 2는 본 발명에 따른 인터페이스 논리회로 적용 신호들의 일 실시에 따른 블록도,

도 3은 본 발명에 따른 인터페이스 논리회로의 일 실시에 따른 파형도,

도 4는 상기 도 3에서 제시된 파형의 상승 엣지 구간을 확대하여 구획한 수정 파형도,

도 4a는 상기 도 4의 동작순서에 따른 진리표,

도 5는 상기 도 4b의 진리표의 신호성분을 분류하여 표시한 진리표,

도 6은 상기 도 5의 진리표에서 동일한 출력 신호군들을 그룹화 한 진리표,

도 6a는 상기 도 6의 진리표에서 IBF 출력을 기준으로 입력신호 성분을 확정한 진리표,

도 6b는 상기 도 6의 진리표에서 INTR 출력을 기준으로 입력신호 성분을 확정한 진리표,

도 7은 상기 도 6a의 진리표를 일 실시에 따라 변환한 흐름도,

도 8은 상기 도 6b의 진리표를 일 실시에 따라 변환한 흐름도,

도 9는 상기 도 7과 도 8의 흐름도를 합하여 일 실시예에 따라 작성한 VHDL 코드,

도 10은 상기 도 9의 VHDL 코드로 기존의 CAD 툴을 이용하여 일 실시예에 따라 합성한 인터페이스 논리회로도,

도 11은 상기 도 10의 인터페이스 논리회로를 기존의 CAD 툴을 이용하여 일 실시예에 따라 작성한 시뮬레이션도이다.

상기 목적을 달성하기 위한 본 발명에 따른 IP 인터페이스 파형의 흐름도 변환에 의한 VHDL 코드 생성방법은, 임의의 레벨형 입력과 펄스형 입력이 혼합된 타이밍도를 가지고 논리회로를 생성할 수 있는 전자회로 설계 방법에 있어서, 임의의 순차회로 파형의 상승 엣지(Rising edge) 구간을 확대한 후 입력 및 출력신호의 파형을 다수개의 동작구간으로 나누어 동작 순서를 정해서 이에 해당하는 진리표를 작성하는 제 1단계; 상기 진리표에서 출력신호들을 기준으로 하여 상기 입력신호들을 레벨신호와 펄스신호로 분류하는 제 2단계; 상기 제 2단계의 진리표를 간략화하고 이 후 남게되는 잔류 동작순서를 확정하는 제 3단계; 상기 제 3단계의 진리표로부터 각각의 출력 신호에 따른 잔류 동작순서의 흐름도를 작성하는 제 4단계; 상기 제4 단계의 흐름도로부터 VHDL 소스코드를 작성하는 제 5단계; 및 상기 제 5단계에서 작성한 VHDL 소스코드로부터 종래의 CAD 툴을 활용하여 비동기식 전자회로를 합성하는 제 6단계를 포함하여 이루어지는 것을 특징으로 하는 순차회로 생성방법이 제시된다.

또한, 컴퓨터에, 임의의 순차회로 파형의 상승 엣지(Rising edge) 구간을 확대한 후 입력 및 출력신호의 파형을 다수개의 동작구간으로 나누어 동작 순서를 정해서 이에 해당하는 진리표를 작성하는 제 1단계; 상기 진리표에서 출력신호들을 기준으로 하여 상기 입력신호들을 레벨신호와 펄스신호로 분류하는 제 2단계;

상기 제 2단계의 진리표를 간략화하고 이 후 남게되는 잔류 동작순서를 확정하는 제 3단계; 상기 제 3단계의 진리표로부터 각각의 출력 신호에 따른 잔류 동작순서의 흐름도를 작성하는 제 4단계; 상기 제 4단계의 흐름도로부터 VHDL 소스코드를 작성하는 제 5단계; 및 상기 제 5단계에서 작성한 VHDL 소스코드로부터 종래의 CAD 툴을 활용하여 비동기식 전자회로를 합성하는 제 6단계를 포함하여 이루어진 것을 실행시킬 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체가 제공된다.

이하, 첨부한 도면을 참조하면서 본 발명의 일 실시예에 따른 IP 인터페이스 파형의 흐름도 변환에 의한 VHDL 코드 생성방법을 보다 상세하게 설명하기로 한다.

도 1은 본 발명의 파형변환 알고리즘을 흐름도로 도시한 도면이고, 도 2는본 발명의 인터페이스 논리회로 적용 신호들의 일 실시예에 따른 블록도이며, 도 3은 인터페이스 논리회로의 일 실시예에 따른 파형도로서, 이들을 보다 상세히 설명하면 다음과 같다.

본 발명에서는 파형변환 알고리즘이라고 명명되는 임의의 제시된 펄스형 순차회로 파형으로부터 VHDL 코드를 생성할 수 있는 알고리즘을 제안한다.

파형변환 알고리즘(IP interface waveform to VHDL code creation algorithm using a flow chart conversion : Wave2VHDL algorithm)이란 핸드쉐이킹을 위한 비동기식 순차회로 파형이 제시되었을 때, 이 파형을 흐름도로 변환시키고 변환된 흐름도에 의하여 VHDL 코드로 대체하는 알고리즘으로서, "레벨형 입력과 펄스형 입력이 혼합된 비동기 파형에서, 파형의 진리표를 작성하고 성분을 분류한 후 파형의 동작 순서에 따라서 개별 출력신호들을 흐름도로 바꾸고, 흐름도의 단계별로 VHDL 코드를 대입시킨 후 VHDL 소스를 완성함으로써 CAD 툴을 활용하여 비동기식 전자회로를 생성" 시킬 수 있도록 하는 회로 설계에 관한 알고리즘이다. 이러한 알고리즘의 구현 방법을 흐름도로 도시한 것이 도 1이다.

도 1은 도 2에 제시한 핸드쉐이킹(Handshaking)과 요구(Request) 및 응답(Response) 부분의 파형으로써 도 3에 제시한 비동기식 순차회로 파형이 제시되었을 때, 제시된 파형을 일 예로서 펄스형 순차회로인 IP 인터페이스 논리회로를 생성하는 방법을 도시한 것이다. 즉, 도 3에 도시된 바와 같은 파형의 스트로브 신호(/STB, 11) 및 읽기 신호(/RD, 12)가 입력되었을 때 IBF((Interrupt BufferFull, 13) 및 INTR(14)의 출력 신호를 내보낼 수 있는 순차회로를 생성하는 방법이다.

먼저, 도 3을 참조하여 인터페이스 회로의 특성을 살펴보면 다음과 같다. 인터페이스 회로는 주변장치 IP로부터 스트로브 입력(/STB, 11)을 받아서 IBF(Interrupt Buffer Full, 13)를 출력하고, 읽기 신호(/RD, 12)의 상승 엣지(Rising edge)에서 IBF(13)를 종료 해야한다. 도 3에서 /STB 신호(11)와 RD(12)가 핸드쉐이킹되며, IBF(13)가 요구(Request) 신호가 된다. 또한 STB 신호(11)는 레벨 입력(Level Input)이고, RD(12)는 엣지입력(Edge Input)이다. 따라서 이 부분은 레벨 신호와 펄스 신호들이 혼합된 순차회로로 설계해야 한다. 또한 도 3에서 INTR (interrupt)출력(14)도 STB(11)와 RD 입력(12)에 응답하여 출력된다.

도 4는 상기 도 3에서 제시된 파형의 상승 엣지 구간을 확대하여 구획한 수정 파형도, 도 4a는 상기 도 4의 동작순서에 따른 진리표, 도 5는 상기 도 4b의 진리표의 신호성분을 분류하여 표시한 진리표, 도 6은 상기 도 5의 진리표에서 동일한 출력 신호군들을 그룹화한 진리표, 도 6a는 상기 도 6의 진리표에서 IBF 출력을 기준으로 입력신호 성분을 확정한 진리표, 도 6b는 상기 도 6의 진리표에서 INTR 출력을 기준으로 입력신호 성분을 확정한 진리표, 도 7은 상기 도 6a의 진리표를 일 실시예에 따라 변환한 흐름도, 도 8은 상기 도 6b의 진리표를 일 실시예에 따라 변환한 흐름도, 도 9는 상기 도 7과 도 8의 흐름도를 합하여 일 실시예에 따라 작성한 VHDL 코드, 도 10은 상기 도 9의 VHDL 코드로 기존의 CAD 툴을 이용하여 일 실시예에 따라 합성한 인터페이스 논리회로도, 도 11은 상기 도 10의 인터페이스 논리회로를 기존의 CAD 툴을 이용하여 일 실시예에 따라 작성한 시뮬레이션도로서, 이와 같은 특성을 가진 인터페이스 회로를 생성하는 방법에 대해 도 1의 흐름도를 참조하여 구체적으로 설명하면 다음과 같다.

먼저, 구현대상 파형에서 출력의 변화가 발생하는 구간 및 상승 엣지 구간을 확대하여 구획한 후 파형 동작순서를 정하고 이에 따른 진리표를 작성한다(S1).

이때, 확대하는 방법은 입력신호 중에서 상승 엣지의 작용에 의해 출력이 변화되는 경우에 인가되는 입력 신호를 기준으로 확대한다. 즉, 도 3에서 /STB 신호(11)가 입력된 후 상승 엣지에서 INTR 신호(14)가 변화되므로 이 구간을 도 4처럼 확대하고, /RD 신호(12)의 상승 에지에서 IBF 신호(13)를 변화시켜야 하므로 이 구간도 도 4처럼 확대한 후 도 4a와 같이 상승 화살표로 표시한 진리표를 작성한다.

다음에, 구현대상 파형의 진리표에서 상승 엣지를 기준으로 출력신호의 변화가 발생하였을 경우에는 펄스로, 이전상태를 유지하고 있을 경우에는 레벨로 신호성분을 분류한다(S2). 구체적으로, 도 5에 도 4a의 진리표를 분류한 예를 나타내었다. 도 5의 파형 동작순서 2와 3을 살펴보면, 출력 IBF는 파형 동작순서 3에서 파형 동작순서 2의 이전상태를 유지하고 있으므로 "레벨"이며, 파형 동작순서 5와 6에서 "1"에서 "0"으로 신호의 변화가 발생하였으므로 "펄스"로 분류한다.

또한, 파형 동작순서 2와 3의 출력 INTR은 "0"에서 "1"로 신호의 변화가 발생하였으므로 "펄스" 이며, 파형 동작순서 6에서 파형 동작순서 5와 같은 이전상태를 유지하고 있으므로 "레벨"로 분류한다. 따라서 파형 동작순서 2와 3 및 파형 동작순서 5와 6에서 레벨과 펄스가 공존하는 것으로 신호성분을 분류한다.

다음에, 2 단계(S2)에서 분류한 "레벨과 펄스가 공존" 하는 파형 동작순서의 우측방향들을 연속적으로 비교하여, 동일한 출력 값의 파형 동작순서를 찾아서 생략한다(S3). 이것의 구체적 예를 도시하면 도 6과 같다. 도 6에서 파형 동작순서 3과 4를 비교하여 살펴보면, 출력들이 동일하므로 파형 동작순서 4를 생략할 수 있다. 이때 비교하는 방법은 파형 동작순서 3의 출력들과 파형 동작순서 4의 동일 출력행끼리 논리적으로 배타적 논리합(XOR)을 하면 되며, 결과 값이 "0"이면 동일하고 "1"이면 상이함을 알 수 있다.

또한, 위와 같은 방법으로 파형 동작순서 4와 5, 5와 6, 6과 7, 7과 1, 1과2의 출력들을 비교하면, 파형 동작순서 7과 1 을 생략할 수 있다.

따라서 파형 동작순서 2, 3, 5, 6 이 남게되며, 도 6a는 출력신호 IBF에 대하여 남아있는 파형 동작순서들의 성분을 정리한 것이며(STB가 레벨, RD가 펄스), 도 6b는 출력신호 INTR에 대하여 남아있는 파형 동작순서들의 성분을 정리한 것이다(RD가 레벨, STB가 펄스). 이것으로 제 3단계(S3)에서 이루고자하는 동일한 출력 값을 기준으로 한 진리표의 간략화 및 잔류 동작순서의 확정이 달성된다.

다음으로, 잔류한 파형 동작순서에 대하여 출력신호 당 1개씩의 흐름도를 작성한다. 이때 레벨 신호를 흐름도의 시작 지점(Start point)으로 하며, 우측방향으로 진행하도록 작성한다(S4).

도 7에 도 6a의 잔류 파형의 동작순서에 대한 진리표를 흐름도로 작성한 예를 나타내었고, 도 8에 도 6b의 잔류 파형의 동작순서에 대한 진리표를 흐름도로 작성한 예를 나타내었다.

도 6a에서 레벨 신호는 파형 동작순서 2이며, 여기서부터 흐름도가 시작된다. 따라서 STB가 "0" 이면 IBF는 "1"이 되는 것을 도 7 흐름도의 (1)번째 비교문으로 작성한다. 이 후 STB가 "1" 일 경우를 살펴보면, 파형 동작순서 6에서 RD가 상승될 때만 IBF가 "0"이 되며, 이것을 (2)번째 비교문으로 작성한다. 기타의 경우는 파형 동작순서 3과 5가 되며 이 때는 이전 상태를 유지하며 종료하게된다.

또한, 도 6b에서 레벨 신호는 파형 동작순서 5이며, 여기서부터 흐름도가 시작된다. 따라서 RD가 "0" 이면 INTR이 "0"이 되는 것을 도 8 흐름도의 (1)번째 비교문으로 작성한다. 이 후 RD가 "1" 일 경우를 살펴보면, 파형 동작순서 3에서 STB가 상승 될 때만 IBF가 "1"이 되며, 이것을 (2)번째 비교문으로 작성한다. 기타의 경우는 파형 동작순서 6과 2가 되며 이때에는 이전 상태를 유지하며 종료하게 된다.

다음으로, 제 4단계(S4)의 흐름도로부터 VHDL 파일을 작성한다. 이 때 각 흐름도당 1개씩의 Process 문을 작성하되, 파형 동작순서가 우선하는 레벨신호가 있는 흐름도부터 작성한다(S5).

도 9에서 흐름도 #1(#1 flow)으로 표시한 부분이 IBF에 해당하는 부분이고, 흐름도 #2(#2 flow)으로 표시한 부분이 INTR에 해당하는 부분이다.

이상으로써, 본 발명의 파형 변환(Wave2VHDL) 알고리즘을 상술하였고, 이것의 유효성을 살펴보면 다음과 같다.

본 발명의 파형변환 알고리즘은 멘토(Mentor)사의 르노아르99(Renoir99)에서 도 7과 도 8처럼 고안된 흐름도를 입력하여 VHDL로 합성 후 모델심(ModelSim)으로 시뮬레이션을 수행하였으며, 시놉시스(Synopsys)사의 브이에스에스(VSS)에서 회로합성을 수행하였다.

또한 ETRI의 0.8㎛ SOG 공정 규칙을 적용한 로드캡(LODECAP)의 VHDL 합성기에서 도 9처럼 작성된 VHDL 코드를 입력함으로써, 도 3처럼 제시된 타이밍도에 대하여 도 10과 같은 인터페이스 회로도를 합성 할 수 있었다. 또한 로드캡의 파형편집기를 이용하여 IBF와 INTR에 대하여 도 11과 같은 시뮬레이션 결과를 얻을 수 있었으며, 이는 도 3처럼 제시된 타이밍도와 동일하였다. 도 11에서 초기에 미지(Unknown) 상태로 나타난 것은 플립플롭이 합성되었기 때문이며, 이는 파워 온(power on) 리셋으로 해결할 수 있고, 동일한 파형을 연속적으로 인가하는 것으로 확인할 수 있었다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, IP와 IP 간의 핸드쉐이킹을 위하여 레벨형 입력과 펄스형 입력이 혼합된 비동기 타이밍 파형만 제시되었을 때, 이 파형의 진리표를 작성하고 성분을 분류한 후 간략화 과정을 거치고 난 다음에 파형 동작 순서에 따라서 개별 출력신호들을 흐름도로 바꾸고, 흐름도의 단계별로 VHDL 코드를 대입시킨 후 VHDL 소스코드를 용이하게 작성할 수 있도록 함으로써 기존의 CAD 툴을 활용하여 비동기식 순차회로를 용이하게 생성시킬 수 있도록 하기 위한 것으로서, 메인 클록을 사용하지 않는 비동기형 회로 설계 시 유용하게 적용될 수 있다.

Claims (6)

1. 임의의 레벨형 입력과 펄스형 입력이 혼합된 타이밍도를 이용하여 논리회로를 생성할 수 있는 순차회로 생성방법에 있어서,

   임의의 순차회로 파형의 상승 엣지(Rising edge) 구간을 확대한 후 입력 및 출력신호의 파형을 다수개의 동작구간으로 나누어 동작 순서를 정해서 이에 해당하는 진리표를 작성하는 제 1단계;

   상기 진리표에서 출력신호들을 기준으로 하여 상기 입력신호들을 레벨신호와 펄스신호로 분류하는 제 2단계;

   상기 제 2단계의 진리표를 간략화하고 이 후 남게되는 잔류 동작순서를 확정하는 제 3단계;

   상기 제 3단계의 진리표로부터 각각의 출력 신호에 따른 잔류 동작순서의 흐름도를 작성하는 제 4단계;

   상기 제 4단계의 흐름도로부터 VHDL 소스코드를 작성하는 제 5단계; 및

   상기 제 5단계에서 작성한 VHDL 소스코드로부터 종래의 CAD 툴을 활용하여 비동기식 전자회로를 합성하는 제 6단계를 포함하여 이루어지는 것을 특징으로 하는 순차회로 생성방법.
2. 상기 제 1 항에 있어서,

   상기 제 1단계는,

   상기 입력신호 중에서 상승 엣지의 작용에 의해 출력이 변화되는 경우에 인가되는 입력 신호를 기준으로 확대한 구간을 삽입하고, 이것을 확대하여 화살표로 표시한 진리표를 작성하는 것을 특징으로 하는 순차회로 생성방법.
3. 상기 제 1 항에 있어서,

   상기 제 2단계는,

   상기 입력신호의 상승 엣지를 기준으로 하여 출력신호의 변화가 발생하였을 경우에는 펄스로, 이전상태를 유지하고 있을 경우에는 레벨로 신호성분을 분류하는 것을 특징으로 하는 순차회로 생성방법.
4. 상기 제 1 항에 있어서,

   상기 제 3단계는,

   상기 제 2단계에서 분류한 "레벨과 펄스가 공존" 하는 파형 동작순서의 우측방향들을 연속적으로 비교하여, 동일한 출력 값의 파형 동작순서를 찾아서 생략하는 것을 특징으로 하는 순차회로 생성방법.
5. 상기 제 1 항에 있어서,

   상기 제 4단계는,

   상기 제 3단계에서 간략화 한 후 잔류한 파형 동작순서에 대하여 출력신호 당 1개씩의 흐름도를 작성하되, 레벨신호를 흐름도의 시작 지점(Start point)으로 하고 우측방향으로 진행하도록 작성하는 것을 특징으로 하는 순차회로 생성방법.
6. 컴퓨터에,

   임의의 순차회로 파형의 상승 엣지(Rising edge) 구간을 확대한 후 입력 및 출력신호의 파형을 다수개의 동작구간으로 나누어 동작 순서를 정해서 이에 해당하는 진리표를 작성하는 제 1단계;

   상기 진리표에서 출력신호들을 기준으로 하여 상기 입력신호들을 레벨신호와 펄스신호로 분류하는 제 2단계;

   상기 제 2단계의 진리표를 간략화하고 이 후 남게되는 잔류 동작순서를 확정하는 제3 단계;

   상기 제 3단계의 진리표로부터 각각의 출력 신호에 따른 잔류 동작순서의 흐름도를 작성하는 제 4단계;

   상기 제 4단계의 흐름도로부터 VHDL 소스코드를 작성하는 제 5단계; 및

   상기 제 5단계에서 작성한 VHDL 소스코드로부터 종래의 CAD 툴을 활용하여 비동기식 전자회로를 합성하는 제 6단계를 포함하여 이루어진 것을 실행시킬 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체.