KR100374455B1 - Method for producing planar trenches - Google Patents
Method for producing planar trenches Download PDFInfo
- Publication number
- KR100374455B1 KR100374455B1 KR10-1999-7008655A KR19997008655A KR100374455B1 KR 100374455 B1 KR100374455 B1 KR 100374455B1 KR 19997008655 A KR19997008655 A KR 19997008655A KR 100374455 B1 KR100374455 B1 KR 100374455B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- layer
- insulating
- polysilicon
- polysilicon layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Element Separation (AREA)
- Drying Of Semiconductors (AREA)
Abstract
트렌치 구조에 대한 토포그래피를 개선하는 방법이 개시되어 있으며, 여기에서 트렌치 모서리의 영역에 폴리실리콘(20) 또는 질화물 또는 산화물 같은 여분의 폴리 반도체 물질의 제공, 및 필요한 경우 후속하는 여분의 물질의 산화는 높은 기계적 응력의 영역이 발생하는 것을 방지한다.A method of improving topography for trench structures is disclosed, wherein the provision of extra poly semiconductor material, such as polysilicon 20 or nitride or oxide, in the region of the trench edges, and oxidation of subsequent extra material, if necessary Prevents the occurrence of areas of high mechanical stress.
Description
집적 회로내의 소자들을 서로 절연시키기 위해, 재충전된(refilled) 트렌치 구조가 개발되어 왔다. 그러한 트렌치를 형성하는 다수의 상이한 방법이 존재한다. 충전된 트렌치를 형성하는 가장 일반적인 방법이 문헌 (Wolf, S., 「Silicon Processing for the VLSI Era Volume Ⅱ」, pages 45-56, ISBN-0-961672-4-5, 1990, Lattice Press USA)에 기재되어 있다. 주요 단계는 웨이퍼(wafer)상에서 절연되는 각 소자를 둘러싸는 실리콘 기판에 트렌치가 에칭되는 것이다. 그런 다음, 각 소자를 주위로부터 절연시키기 위해 트렌치 내부 및 실리콘 기판상에 절연 산화물층이 증착된다. 다음으로, 트렌치는 모든 트렌치 구조를 충전하기에 충분한 두께로 전체 웨이퍼위에 폴리실리콘을 증착함으로써 충전된다. 따라서, 폴리실리콘은 또한 트렌치 사이의 실리콘 기판의 평평한 표면상의 산화물층에도 증착된다. 이 폴리실리콘은 평평한 표면상의 산화물층을 노출시키기 위해 에칭된다. 또한, 트렌치상의 폴리실리콘의 일부가 이 에칭에 의해 제거된다. 이로 인해, 소자들은 절연성 폴리실리콘의 트렌치에 의해 둘러싸이는 실리콘의 아일랜드(island)의 형태로 있게 된다. 소자의 연속적인 층을 생성하기 위해, 집적 회로의 각각의 연속적인 층이 평평한 표면상에 생성되는 것이 바람직하다. 그러나, 실제로는, 트렌치상의 폴리실리콘의 일부를 제거하는 것이 하향의 수직 스텝(step)을 남긴다. 트렌치의 산화물 벽은 일반적으로 트렌치의 내부 방향으로 아래쪽으로 기울어지는 경사진 상부를 가진다. 이로 인해, 트렌치내에 충전되는 실질적으로 평평한 폴리실리콘내의 폴리실리콘의 두께는 트렌치 벽에 접근할수록 감소한다. 다음으로, 폴리실리콘은 산화되어 트렌치상에 절연 산화물 커버를 형성한다. 이러한 산화 중에, 폴리실리콘의 얇은 커버링만을 가지는 트렌치 모서리 부근의 영역내의 실리콘 기판이 또한 산화될 수 있다. 이것은 이들 영역내에 높은 기계적인 응력을 생성한다. 그 다음 공정은 종종 열적으로 생성된 산화물을 제거하기 위해 습식 에칭을 사용한다. 산화물에 대한 습식 에칭의 에칭 속도는 산화물의 기계적 응력에 크게 좌우된다. 이것은 높은 기계적 응력을 갖는 영역내의 산화물이 트렌치의 모서리를 따른 홈으로 유도되는 표면의 나머지보다 더 깊이 에칭된다는 것을 의미한다. 추가 공정 동안, 이 홈들은 불필요한 전도성 물질을 제거하는 후속 처리가 비효율적이고 나머지 전도성 물질의 스트링이 홈에 남아 있을 정도의 깊이까지 전도성 물질로 충전될 수 있다. 이 스트링들은 트렌치상에 있는 도체들과 접촉할 만큼 높은 경우에 특히 단락과 같은 문제를 야기할 수 있다.Refilled trench structures have been developed to insulate devices in integrated circuits from one another. There are a number of different ways of forming such trenches. The most common method of forming filled trenches is described in Wolf, S., Silicon Processing for the VLSI Era Volume II, pages 45-56, ISBN-0-961672-4-5, 1990, Lattice Press USA. It is described. The main step is to etch a trench in the silicon substrate that surrounds each device insulated on the wafer. An insulating oxide layer is then deposited inside the trench and on the silicon substrate to insulate each device from the surroundings. The trench is then filled by depositing polysilicon over the entire wafer to a thickness sufficient to fill all the trench structures. Thus, polysilicon is also deposited on the oxide layer on the flat surface of the silicon substrate between the trenches. This polysilicon is etched to expose the oxide layer on the flat surface. In addition, part of the polysilicon on the trench is removed by this etching. As a result, the devices are in the form of islands of silicon surrounded by trenches of insulating polysilicon. In order to create a continuous layer of devices, each successive layer of integrated circuit is preferably created on a flat surface. In practice, however, removing some of the polysilicon on the trench leaves a downward vertical step. The oxide walls of the trenches generally have a sloped top that slopes downward in the inner direction of the trench. As a result, the thickness of the polysilicon in the substantially flat polysilicon filled in the trench decreases as the trench wall approaches. Next, the polysilicon is oxidized to form an insulating oxide cover on the trench. During this oxidation, the silicon substrate in the region near the trench edges with only a thin covering of polysilicon can also be oxidized. This creates high mechanical stresses in these areas. The process then often uses wet etching to remove thermally generated oxides. The etch rate of the wet etch on the oxide is highly dependent on the mechanical stress of the oxide. This means that the oxide in the region with high mechanical stress is etched deeper than the rest of the surface leading to the groove along the edge of the trench. During further processing, these grooves may be filled with conductive material to a depth such that subsequent processing to remove unwanted conductive material is inefficient and the string of remaining conductive material remains in the groove. These strings can cause problems, especially short circuits, when they are high enough to contact the conductors in the trench.
본 발명은 실질적으로 평평한 표면을 가지는 반도체 제품내의 트렌치에 관한 것이다.The present invention relates to trenches in semiconductor products having a substantially flat surface.
도 1a 내지 도 1h는 종래 기술의 방법에 따른 트렌치의 형성시의 횡단면도.1A-1H are cross-sectional views when forming trenches according to the prior art method.
도 2a 내지 도 2i는 본 발명의 하나의 실시예에 따른 트렌치의 형성시의 횡단면도.2A-2I are cross-sectional views when forming trenches in accordance with one embodiment of the present invention.
본 발명의 목적은 이전의 트렌치 표면보다 더 평평한 트렌치 표면을 생성하는 것이다. 본 발명의 다른 목적은 트렌치 모서리를 따라서 홈에 남아 있는 잔여 전도성 물질 스트링의 문제를 해소하는 방법을 제공하는 것이다.It is an object of the present invention to create a trench surface that is flatter than previous trench surfaces. Another object of the present invention is to provide a method for solving the problem of residual strings of conductive material remaining in the grooves along the trench edges.
본 발명에 따르면, 이러한 목적은 트렌치 모서리를 따라 홈이 형성되는 것을 방지하기 위해 트렌치의 모서리를 따라서 여분의 트렌치 물질을 제공함으로써 달성된다. 실리콘을 기반으로 한 공정의 경우, 이것은 폴리실리콘, 산화물, 질화물 등의 층을 트렌치 충전 물질에 증착하고, 이러한 층이 수평 방향으로보다는 수직 방향으로 상당히 고속으로 에칭되는 이방성 에칭 공정에 의해 다시 에칭됨으로써 달성된다. 이것은 트렌치 모서리를 따라서 여분의 물질을 남기게 된다. 이러한 공정은 산화물층이 트렌치내의 폴리실리콘상에 성장되기 전 또는 후에 실행될 수 있다. 산화물 또는 질화물과 같은 비-산화성 물질의 경우에, 에칭 후의 여분의 물질의 두께는 하향의 수직 스텝의 높이와 거의 동일하다. 폴리실리콘의 경우, 증착된 폴리실리콘의 두께는 모든 여분의 폴리실리콘이 후속 산화 과정중에 산화될 때 그 결과 생성되는 산화물층이 스텝 높이와 거의 동일한 높이를 가지도록 선택되는 것이 바람직하다. 트렌치 모서리를 따른 산화물, 질화물 또는 폴리실리콘 스트링의 형태의 여분의 물질은 하부의 실리콘을 산화로부터 보호하지만, 이것은 이와 같이 이루어지지 않으면 산회되어 높은 기계적 응력의 영역을 생성하게 된다. 높은 기계적 응력의 영역이 없는 경우에, 후속하는 습식 에칭 단계는 더욱 균일하게 진행되고, 트렌치 모서리에서의 불필요한 홈의 생성이 방지된다. 트렌치를 충전하는데 사용되는 물질을 여분의 물질과 동일한 형태의 물질을 사용함으로써, 산화 후에 더 낮은 기계적 응력이 트렌치에서 생성된다.According to the present invention, this object is achieved by providing extra trench material along the edge of the trench to prevent grooves from forming along the trench edge. For silicon-based processes, this is accomplished by depositing layers of polysilicon, oxides, nitrides, and the like into the trench fill material and again etching by an anisotropic etching process where these layers are etched at a fairly high rate in the vertical direction rather than in the horizontal direction. Is achieved. This leaves extra material along the trench edges. This process may be performed before or after the oxide layer is grown on the polysilicon in the trench. In the case of non-oxidizing materials such as oxides or nitrides, the thickness of the extra material after etching is approximately equal to the height of the downward vertical step. In the case of polysilicon, the thickness of the deposited polysilicon is preferably selected such that when all the extra polysilicon is oxidized during the subsequent oxidation process, the resulting oxide layer has a height approximately equal to the step height. The extra material in the form of oxides, nitrides or polysilicon strings along the trench edges protects the underlying silicon from oxidation, but if this is not done it will be scattered and create regions of high mechanical stress. In the absence of regions of high mechanical stress, the subsequent wet etching step proceeds more evenly, preventing the creation of unnecessary grooves in the trench edges. By using the same type of material as the extra material as the material used to fill the trench, lower mechanical stress is created in the trench after oxidation.
또한, 트렌치 모서리 근처의 폴리실리콘 물질의 여분의 두께의 산화는 트렌치 벽 근처의 더 두꺼운 산화물층을 제공한다. 여분의 폴리실리콘 스트링에 대해 정확한 크기를 선택함으로써, 주변의 산화물층과 실질적으로 동일한 두께를 갖는 산화물층을 트렌치 모서리에서 생성할 수 있으며, 이러한 방법으로 더 평평한 표면을 얻을 수 있다. 증착 온도를 적절히 선택함으로써, 증착된 실리콘의 입자(grain) 크기를 조정할 수 있다. 즉, 580℃에서의 증착은 비-결정 실리콘을 생성하는 반면, 600℃에서의 증착은 미소-결정 실리콘을 생성하고 620℃에서의 증착은 다결정 실리콘을 제공한다. 비-결정 실리콘은 미소 결정 실리콘보다 더 빨리 산화하고, 미소 결정 실리콘은 다결정 실리콘보다 더 빨리 산화한다. 따라서, 여분의 물질의 증착 온도를 조정함으로써 여분의 물질 및 트렌치 물질의 상대적인 산화 속도를 조정하여 원하는 트렌치 횡단면을 형성하는 것이 가능하다.In addition, the extra thickness of the polysilicon material near the trench edges provides a thicker oxide layer near the trench walls. By choosing the correct size for the extra polysilicon string, an oxide layer having a thickness substantially the same as the surrounding oxide layer can be produced at the trench edges, which results in a flatter surface. By appropriately selecting the deposition temperature, the grain size of the deposited silicon can be adjusted. That is, deposition at 580 ° C. produces non-crystalline silicon, whereas deposition at 600 ° C. produces micro-crystalline silicon and deposition at 620 ° C. provides polycrystalline silicon. Non-crystalline silicon oxidizes faster than microcrystalline silicon, and microcrystalline silicon oxidizes faster than polycrystalline silicon. Thus, by adjusting the deposition temperature of the extra material, it is possible to adjust the relative oxidation rates of the extra material and the trench material to form the desired trench cross section.
본 발명에 따라 형성된 트렌치 구조는 다수의 장점을 가진다. 명백한 장점은 불필요한 물질이 트렌치에 트랩되어 나중에 문제를 야기할 지도 모를 위험을 감소시키는 수직 스텝을 트랜치상의 표면이 더 이상 가지지 않는다는 것이다. 다른 장점은 산화물 또는 질화물이 증착된 후에, 또는 폴리실리콘이 본 발명에 따른 방법에 따라 증착 및 에칭된 후에 더욱 균일하게 평평한 표면이 얻어진다는 것이다. 또 다른 장점은 트렌치내의 기계적 응력이 감소되는 것이다.Trench structures formed in accordance with the present invention have a number of advantages. An obvious advantage is that the surface on the trench no longer has a vertical step that reduces the risk that unnecessary material may be trapped in the trench and cause problems later. Another advantage is that a more uniform flat surface is obtained after the oxide or nitride is deposited or after the polysilicon is deposited and etched according to the method according to the invention. Another advantage is that the mechanical stress in the trench is reduced.
본 발명은 첨부된 도면을 참조하여 본 발명에 따라서 형성된 트렌치 구조의 실시예에 의해 이하에서 더욱 상세히 설명된다.The invention is described in more detail below by means of embodiments of trench structures formed in accordance with the invention with reference to the accompanying drawings.
도 1a는 트렌치를 생성하는 공지된 방법의 제1 단계를 도시한다. 트렌치(1)는 평평한 표면(3)을 가지는 웨이퍼의 실리콘 기판(2)으로 에칭된다. 평평한 표면의 상부에 있는, 예컨대 이산화규소 또는 실리콘 질화물 또는 이들의 조합의 제1 절연 산화물층(4)이 트렌치(1)의 에칭 중에 마스크 역할을 한다.1A shows a first step of a known method of creating a trench. The trench 1 is etched into the silicon substrate 2 of the wafer having a flat surface 3. The first insulating oxide layer 4, for example silicon dioxide or silicon nitride or a combination thereof, on top of the flat surface serves as a mask during etching of the trench 1.
도 1b에는, 예컨대, 이산화규소 또는 실리콘 질화물 또는 이들의 조합의 제2 절연층(9)이 트렌치(1)내 및 제1 절연 산화물층(4)상에 성장 또는 증착되어 있다. 또한, 제1 절연 산화물층(4)이 평평한 표면(3)으로부터 제거된 후에 제2 절연층(9)을 증착시키는 것도 가능하다.In FIG. 1B, for example, a second insulating layer 9 of silicon dioxide or silicon nitride or a combination thereof is grown or deposited in the trench 1 and on the first insulating oxide layer 4. It is also possible to deposit the second insulating layer 9 after the first insulating oxide layer 4 is removed from the flat surface 3.
도 1c에는, 폴리실리콘층(6)이 실질적으로 실리콘 기판(2)의 전체에 걸쳐 트렌치(1)내에 트렌치(1)를 과충전하기에 충분한 두께로 증착되어 있다. 트렌치(1)상에는 딥(dip) 또는 수직 하향 스텝(8')이 존재한다.In FIG. 1C, a polysilicon layer 6 is deposited to a thickness sufficient to substantially overcharge the trench 1 in the trench 1 substantially throughout the silicon substrate 2. There is a dip or vertical downward step 8 'on the trench 1.
도 1d에는, 실리콘 기판(2)의 실질적으로 평평한 표면상의 제2 절연층(9)을 노출시키기 위해 폴리실리콘층(6)이 에칭되어 있다. 이 제2 절연층(9)은 에칭을 견딜 수 있다. 이로 인해, 제2 절연층(9)의 벽 및 폴리실리콘층(6)의 중심부를 가지는 트렌치(1)에 의해 분리되는 실리콘 기판(2)의 아일랜드가 생긴다. 제2 절연층(9)을 노출시키기 위해 폴리실리콘층(6)이 웨이퍼 표면으로부터 에칭될 때, 하향 수직 스텝(8)은 트렌치(1) 위에 남아 있다. 이것은 폴리실리콘층(6)의 오버에칭(over-etching)으로 인한 것이다. 이러한 오버에칭은 평평한 표면(3) 상부의 모든 폴리실리콘이 확실히 제거되는데 필요하다.In FIG. 1D, the polysilicon layer 6 is etched to expose the second insulating layer 9 on the substantially flat surface of the silicon substrate 2. This second insulating layer 9 can withstand etching. This results in islands of the silicon substrate 2 separated by the trench 1 having the wall of the second insulating layer 9 and the central portion of the polysilicon layer 6. When the polysilicon layer 6 is etched from the wafer surface to expose the second insulating layer 9, the downward vertical step 8 remains over the trench 1. This is due to the over-etching of the polysilicon layer 6. This overetching is necessary to ensure that all the polysilicon on the flat surface 3 is removed.
그리고 나서, 트렌치(1)에 남아 있는 폴리실리콘층(6)의 표면이 산화되어, 도 1e에 도시되어 있는 바와 같이 트렌치상에 절연 산화물 커버(10)를 형성한다. 트렌치(1)의 산화물 벽이 트렌치의 내부를 향해 하향으로 기울어진 경사진 상부를 가지는 영역(12)내의 실리콘 기판(2)은 얇은 폴리실리콘층(6)의 커버링(covering)만을 가진다. 산화 공정 중에, 실리콘 기판(2)은 특히 산화 단계 이전에 상기 커버 산화물이 얇은 영역에서 또한 산화될 수 있다. 이것은 영역(12) 및 이들 영역 근처의 산화물(9, 10)에 높은 기계적 응력을 생성한다.Then, the surface of the polysilicon layer 6 remaining in the trench 1 is oxidized to form an insulating oxide cover 10 on the trench as shown in FIG. 1E. The silicon substrate 2 in the region 12 in which the oxide wall of the trench 1 has an inclined top inclined downward toward the inside of the trench has only a covering of the thin polysilicon layer 6. During the oxidation process, the silicon substrate 2 can also be oxidized, especially in areas where the cover oxide is thin before the oxidation step. This creates high mechanical stresses in the regions 12 and oxides 9 and 10 near these regions.
후속 처리 단계에서는 평평한 표면(3)상의 제2 절연층(9)이 얇아지거나 심지어는 완전히 제거되도록 열적으로 생성된 산화물을 제거하기 위해 습식 에칭을 종종 사용한다. 제1 절연 산화물층(4)이 여전히 존재하는 경우에, 그 층이 적어도 부분적으로 얇아진 것으로도 생각할 수 있다. 산화물에 대한 습식 에칭의 에칭 속도는 산화물의 기계적 응력에 크게 의존한다. 이것은 높은 기계적 응력의 영역(12)의 산화물이 표면의 나머지 영역보다 더 깊게 에칭된다는 것을 의미한다. 도 1f에 도시되어 있는 바와 같이, 이것은 트렌치(1)의 모서리를 따라서 불규칙적인 홈(14)을 유도할 수 있다.In subsequent processing steps, wet etching is often used to remove the thermally generated oxide so that the second insulating layer 9 on the flat surface 3 becomes thin or even completely removed. If the first insulating oxide layer 4 is still present, it can be considered that the layer is at least partially thinned. The etch rate of the wet etch on the oxide is highly dependent on the mechanical stress of the oxide. This means that the oxides in the regions of high mechanical stress 12 are etched deeper than the rest of the surface. As shown in FIG. 1F, this can lead to irregular grooves 14 along the edges of the trench 1.
전도성 물질(16)의 증착을 포함하는 후속 처리 중에, 이들 홈(14)은 도 1g에 도시되어 있는 바와 같이 전도성 물질(16)로 충전된다.During subsequent processing involving deposition of conductive material 16, these grooves 14 are filled with conductive material 16 as shown in FIG. 1G.
불필요한 전도성 물질(16)을 제거하기 위한 후속 처리 기간은 홈(14)의 하부의 모든 전도성 물질(16)을 제거하기에 충분하지 않을 수 있어, 잔여 전도성 물질(16)의 스트링(18)이 도 1h에 도시되어 있는 바와 같이 홈에 남아 있을 수 있다. 이들 스트링(18)은, 특히 후속 처리 중에 트렌치상에 있는 도체와 접촉할 만큼 높을 경우에 단락과 같은 문제를 야기할 수 있다.Subsequent processing periods for removing the unnecessary conductive material 16 may not be sufficient to remove all conductive material 16 at the bottom of the grooves 14, so that the string 18 of residual conductive material 16 may be removed. It may remain in the groove as shown in 1h. These strings 18 can cause problems such as short circuits, especially if they are high enough to contact the conductors on the trench during subsequent processing.
도 2a 내지 도 2d에 도시되어 있는 바와 같이, 평면 트렌치를 형성하기 위한 본 발명에 따르는 방법의 실시예에서, 트렌치는 예컨대, 도 1a 내지 도 1d에 대하여 전술한 바와 같이 종래의 방식으로 기판에 에칭된다. 예로서, 본 발명은 실리콘 기판, 절연 물질로서의 실리콘 산화물, 및 충전 물질로서의 폴리실리콘을 사용하는 실시예에 의해 설명된다. 예컨대, 탄화규소 또는 다른 그룹 3 또는 그룹 5의 물질을 사용하는 것을 생각할 수 있으며, 기판용의 다른 적절한 물질 및 절연 물질은 산화물, 질화물 등 및 이들의 조합과 같은 임의의 적절한 화합물일 수 있다. 더욱이, 트렌치 충전 물질은 폴리실리콘으로 제한되지 않고, 예컨대, 비-결정 실리콘, 미소 결정 실리콘 또는 결정 실리콘 화합물일 수 있다. 실리콘 이외의 물질이 사용되는 것에 기초하여 트렌치 구조가 기판에 형성되는 경우, 당연히 적절한 특징을 가지는 다른 충전물질을 사용할 수 있다.In an embodiment of the method according to the invention for forming a planar trench, as shown in FIGS. 2A-2D, the trench is etched into the substrate in a conventional manner, for example as described above with respect to FIGS. do. By way of example, the invention is illustrated by an embodiment using a silicon substrate, silicon oxide as an insulating material, and polysilicon as a filling material. For example, it is conceivable to use silicon carbide or other group 3 or group 5 materials, and other suitable and insulating materials for the substrate may be any suitable compound, such as oxides, nitrides, and the like, and combinations thereof. Moreover, the trench fill material is not limited to polysilicon and may be, for example, non-crystalline silicon, microcrystalline silicon or crystalline silicon compound. In the case where the trench structure is formed in the substrate based on the use of a material other than silicon, it is naturally possible to use other filling materials having appropriate characteristics.
도 2e에는, 트렌치를 충전시키는데 사용된 것과 동일한 유형의 물질, 이 경우에는 폴리실리콘의 여분의 심(seam)(20)이 임의의 적절한 방법에 의해 트렌치의 모서리를 따라 놓여있다는 것을 알 수 있다. 그러한 방법의 하나의 예는 예컨대, 0.3∼0.8 Tm 두께 t의 폴리실리콘 필름(21)을 먼저 전체 웨이퍼에 증착하는 것이다. 이 필름(21)은 트렌치(1)내의 폴리실리콘층(6)상에 및 하향 수직 스텝(8)의 측면에 직접 증착되어, 필름(21)이 증착된 후에 이 수직 스텝(8)이 서로 2t만큼 더 가깝게 된다. 이 필름(21)의 두께 t는 트렌치의 하향 수직 스텝의 높이 h에 의존한다. 이 필름(21)은 도 2e에 파선으로 도시되어 있다. 그리고 나서, 필름(21)은 주로 수직 방향으로 에칭하는 이방성 에칭을 이용하여 거리 t만큼 다시 에칭된다.In FIG. 2E it can be seen that the extra seam 20 of the same type of material as used to fill the trench, in this case polysilicon, is laid along the edge of the trench by any suitable method. One example of such a method is, for example, first depositing a polysilicon film 21 of 0.3 to 0.8 Tm thickness t over the entire wafer. The film 21 is deposited directly on the polysilicon layer 6 in the trench 1 and on the side of the downward vertical step 8 so that after the film 21 is deposited, these vertical steps 8 are two to each other. As close as possible. The thickness t of this film 21 depends on the height h of the downward vertical step of the trench. This film 21 is shown in broken lines in FIG. 2E. Then, the film 21 is etched again by the distance t using anisotropic etching mainly etched in the vertical direction.
이것은 평평한 표면상의 제1 절연 산화물층(4) 및/또는 제2 절연층(9)과 트렌치의 중앙에 있는 폴리실리콘을 노출시키지만, 필름(21)의 수직 두께가 가장 큰 트렌치 모서리를 따라서 여분의 폴리실리콘의 심(20)을 남긴다.This exposes the polysilicon in the center of the trench with the first insulating oxide layer 4 and / or the second insulating layer 9 on a flat surface, but the extra thickness along the trench edge where the vertical thickness of the film 21 is greatest is Leave the seam 20 of polysilicon.
본 발명의 바람직한 실시예에서, 필름(21)의 두께 t 및 이방성 에칭의 지속 기간은, 심(20)내의 폴리실리콘 산화 이후, 그 결과 나타나나는 산화물층이 실리콘 표면(3)을 덮고있는 절연 산화물과 실질적으로 동일한 두께를 가지도록 여분의 심(20)에 대한 두께 d를 제공하게 계산된다. 폴리실리콘층(6, 20)의 토포그래피는 폴리실리콘의 얇은 커버링만을 가지는 영역이 없도록 되어 있다. 그리고 나서, 도 2f에 도시되어 있는 바와 같이, 노출된 폴리실리콘층(6, 20)으로부터 트렌치(1)상에 절연 산화물 커버(22)를 형성하기 위해, 상기 웨이퍼가 종래의 방법으로 산화된다. 영역(12)내의 산화에 사용 가능한 폴리실리콘 물질이 더 많이 있기 때문에, 영역(12)의 실리콘 기판이 산화되지 않으며, 높은 기계적 응력의 영역이 발생하지 않는다. 산화되기 전의 폴리실리콘층의 두께가 균일할수록 산화물층이 더 균일하게 된다. 폴리실리콘(20)의 여분의 심의 형상 및 크기를 변화시킴으로써, 실질적으로 평평하고 주변 기판의 노출 표면과 동일 평면상에 있는 산화물층을 생성하는 것이 가능하다. 더욱이, 증착 온도를 적절히 선택하면, 증착되는 실리콘의 입자 크기를 조정하는 것이 가능하다. 즉, 580℃에서의 증착은 비-결정 실리콘을 생성하지만, 600℃에서의 증착은 미소 결정 실리콘을 생성하며, 620℃에서의 증착은 다결정 실리콘을 생성한다. 비-결정 실리콘은 미소 결정 실리콘보다 빨리 산화하며, 이 미소 결정 실리콘은 다결정 실리콘보다 더 빨리 산화한다. 따라서, 여분의 물질의 증착 온도를 조정함으로써 트렌치 물질과 여분의 물질의 상대적인 산화 속도를 조절하여 원하는 트렌치 횡단면을 형성하는 것이 가능하다.In a preferred embodiment of the present invention, the thickness t of the film 21 and the duration of the anisotropic etching are determined by the insulating oxide after the polysilicon oxidation in the shim 20, the resulting oxide layer covering the silicon surface 3. It is calculated to provide a thickness d for the extra shim 20 to have a thickness substantially equal to. The topography of the polysilicon layers 6, 20 is such that there are no regions with only a thin covering of polysilicon. Then, as shown in FIG. 2F, the wafer is oxidized in a conventional manner to form an insulating oxide cover 22 on the trench 1 from the exposed polysilicon layers 6, 20. Because there is more polysilicon material available for oxidation in region 12, the silicon substrate in region 12 does not oxidize, and regions of high mechanical stress do not occur. The more uniform the thickness of the polysilicon layer before oxidation, the more uniform the oxide layer. By varying the shape and size of the extra seam of the polysilicon 20, it is possible to produce an oxide layer that is substantially flat and coplanar with the exposed surface of the peripheral substrate. Moreover, by properly selecting the deposition temperature, it is possible to adjust the particle size of the silicon to be deposited. That is, deposition at 580 ° C. produces non-crystalline silicon, while deposition at 600 ° C. produces microcrystalline silicon, and deposition at 620 ° C. produces polycrystalline silicon. Non-crystalline silicon oxidizes faster than microcrystalline silicon, which oxidizes faster than polycrystalline silicon. Thus, by adjusting the deposition temperature of the extra material, it is possible to control the relative oxidation rates of the trench material and the extra material to form the desired trench cross section.
도 2g에 도시되어 있는 바와 같이, 높은 기계적 응력의 영역이 없기 때문에, 열 산화물의 습식 에칭 중에 홈은 형성되지 않는다.As shown in FIG. 2G, no grooves are formed during the wet etching of thermal oxide because there are no regions of high mechanical stress.
도 2h 및 2i에 도시되어 있는 바와 같이, 전도성 물질(16)의 임의의 후속 충전은 더 균일한 깊이를 가지게 하고, 불필요한 전도성 물질의 스트링을 하나도 남김 없이 전도성 물질(16)을 제거할 수 있다.As shown in FIGS. 2H and 2I, any subsequent filling of conductive material 16 may have a more uniform depth and remove conductive material 16 without leaving any strings of unnecessary conductive material.
본 발명에 따르는 방법의 제2 실시예에서, 트렌치는 도 2a 내지 도 2d를 참조하여 전술한 공정을 사용하여 형성된다. 그런다음, 트렌치내의 폴리실리콘층(6)은 물질의 여분의 심(20)이 트렌치의 모서리를 따라 놓이기 전에 실리콘 산화물의 층을 형성하도록 산화된다. 이러한 실리콘 산화물 층은 추가 처리과정에서 정지층으로서 작용하고, 후속 처리 단계에서 트렌치내의 하부 폴리실리콘층(6)이 에칭 또는 산화되는 것을 방지한다. 폴리실리콘은 800℃ 내지 900℃의 범위의 비교적 낮은 온도에서 산화되는 것이 바람직하다.In a second embodiment of the method according to the invention, trenches are formed using the process described above with reference to FIGS. 2A-2D. Then, the polysilicon layer 6 in the trench is oxidized to form a layer of silicon oxide before the extra shims 20 of material are laid along the edges of the trench. This silicon oxide layer acts as a stop layer in further processing and prevents the underlying polysilicon layer 6 in the trench from being etched or oxidized in subsequent processing steps. The polysilicon is preferably oxidized at relatively low temperatures in the range of 800 ° C to 900 ° C.
본 발명의 제3 실시예에서는, 폴리실리콘으로 트렌치를 충전하는 단계 및 이 폴리실리콘의 후속 에칭 단계가 실행된 후에, 폴리실리콘 대신 추가 산화물층이 트렌치 벽을 포함하는 전체 웨이퍼상에 증착된다. 이 추가 층의 깊이는 후술되는 바와 같이 심의 필요한 높이 및 트렌치의 수직 스텝의 높이에 의존한다. 다음으로, 이러한 산화물 층은 주로 수직 방향으로 에칭하는 이방성 에칭을 이용하여 이전의 산화물층에 대해 에칭되어, 상기 실시예에서와 같이 트렌치 모서리를 따라서 물질의 여분의 심을 남긴다. 상기 여분의 심의 두께(및 증착된 산화물 층의 두께)는, 트렌치 모서리를 따르는 나머지 산화물 층이 원래의 절연 산화물 층의 두께와 실질적으로 동일한 두께(높이)를 가지고, 트렌치 벽은 폴리실리콘의 얇은 커버링을 가지는 트렌치 모서리의 임의의 영역을 덮기에 충분한 크기로 서로를 향해 배치되도록 선택된다. 각각의 여분의 심의 두께가 최대 트렌치 폭의 1/2보다 큰 경우, 트렌치는 이들 심에 의해 완전히 충전된다. 이방성 에칭을 행한 후에, 주변의 노출된 평평한 표면과 동일한 평면의 트렌치 표면이 생성되게 된다. 이들 산화물의 여분의 심은 웨이퍼의 후속 처리 중에 산화되지 않으며, 따라서 트렌치 모서리 근처에 높은 기계적 응력이 발생하는 것을 방지한다.In a third embodiment of the present invention, after filling the trench with polysilicon and subsequent etching of the polysilicon is performed, an additional oxide layer is deposited on the entire wafer including the trench walls instead of polysilicon. The depth of this additional layer depends on the required height of the shim and the height of the vertical step of the trench as described below. This oxide layer is then etched with respect to the previous oxide layer using anisotropic etching, which mainly etches in the vertical direction, leaving extra seams of material along the trench edges as in the above embodiment. The thickness of the extra shim (and the thickness of the deposited oxide layer) is such that the remaining oxide layer along the trench edge has a thickness (height) that is substantially the same as the thickness of the original insulating oxide layer, and the trench wall is a thin covering of polysilicon. It is selected to be disposed towards each other in a size sufficient to cover any area of the trench edges having a. If the thickness of each extra seam is greater than half the maximum trench width, the trench is completely filled by these seams. After anisotropic etching is performed, a trench surface of the same plane as the surrounding exposed flat surface is created. The extra seams of these oxides do not oxidize during subsequent processing of the wafer, thus preventing the occurrence of high mechanical stresses near the trench edges.
본 발명의 제4 실시예에서는, 본 발명의 제3 실시예에서 언급된 추가의 산화물 층 대신 추가의 질화물의 층이 사용된다. 제3 실시예에서 설명한 바와 유사한 방법으로, 이 질화물 층이 웨이퍼상에 증착되어 에칭된다.In the fourth embodiment of the present invention, an additional layer of nitride is used instead of the additional oxide layer mentioned in the third embodiment of the present invention. In a similar manner as described in the third embodiment, this nitride layer is deposited and etched on the wafer.
본 발명의 모든 실시예에서, 절연층은 산화물, 질화물 또는 기판 물질과 유사한 것을 포함하는 임의의 적절한 절연 물질로 제조될 수 있다.In all embodiments of the present invention, the insulating layer may be made of any suitable insulating material, including those similar to oxide, nitride or substrate materials.
바람직하게는, 본 발명에 따른 방법은 활성 소자가 기판상에 생성된 후 및 활성 소자가 내-에칭(etch-resistant) 및 내-산화(oxidation-resistant) 물질의 커버링에 의해 에칭 및 산화로부터 보호된 후에 실행된다.Preferably, the method according to the invention protects from etching and oxidation after the active element is produced on the substrate and by the covering of the etch-resistant and oxidation-resistant materials. Is executed.
Claims (11)
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE9701154-8 | 1997-03-26 | ||
| SE9701154A SE520115C2 (en) | 1997-03-26 | 1997-03-26 | The ditch with flat top |
| PCT/SE1998/000528 WO1998043293A1 (en) | 1997-03-26 | 1998-03-23 | Method for producing planar trenches |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010005591A KR20010005591A (en) | 2001-01-15 |
| KR100374455B1 true KR100374455B1 (en) | 2003-03-04 |
Family
ID=20406360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-7008655A KR100374455B1 (en) | 1997-03-26 | 1998-03-23 | Method for producing planar trenches |
Country Status (9)
| Country | Link |
|---|---|
| EP (1) | EP1018156A1 (en) |
| JP (1) | JP2001519097A (en) |
| KR (1) | KR100374455B1 (en) |
| CN (1) | CN1110848C (en) |
| AU (1) | AU6753998A (en) |
| CA (1) | CA2285627A1 (en) |
| SE (1) | SE520115C2 (en) |
| TW (1) | TW356579B (en) |
| WO (1) | WO1998043293A1 (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498383B2 (en) * | 2001-05-23 | 2002-12-24 | International Business Machines Corporation | Oxynitride shallow trench isolation and method of formation |
| US6461936B1 (en) * | 2002-01-04 | 2002-10-08 | Infineon Technologies Ag | Double pullback method of filling an isolation trench |
| JP2008028357A (en) | 2006-07-24 | 2008-02-07 | Hynix Semiconductor Inc | Semiconductor device and method for manufacturing the same |
| JP4717122B2 (en) * | 2009-01-13 | 2011-07-06 | 三菱電機株式会社 | Method for manufacturing thin film solar cell |
| CN102468176B (en) * | 2010-11-19 | 2013-12-18 | 上海华虹Nec电子有限公司 | Method for making longitudinal region of super junction device |
| CN103822735A (en) * | 2012-11-16 | 2014-05-28 | 无锡华润上华半导体有限公司 | Wafer structure for pressure sensors and processing method of water structure |
| CN107507773B (en) * | 2016-06-14 | 2021-09-17 | 格科微电子（上海）有限公司 | Method for optimizing transistor structure of CMOS image sensor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2207281B (en) * | 1987-07-24 | 1992-02-05 | Plessey Co Plc | A method of providing refilled trenches |
| US5175122A (en) * | 1991-06-28 | 1992-12-29 | Digital Equipment Corporation | Planarization process for trench isolation in integrated circuit manufacture |
| US5561073A (en) * | 1992-03-13 | 1996-10-01 | Jerome; Rick C. | Method of fabricating an isolation trench for analog bipolar devices in harsh environments |
| US5627092A (en) * | 1994-09-26 | 1997-05-06 | Siemens Aktiengesellschaft | Deep trench dram process on SOI for low leakage DRAM cell |
| US5683945A (en) * | 1996-05-16 | 1997-11-04 | Siemens Aktiengesellschaft | Uniform trench fill recess by means of isotropic etching |
-
1997
- 1997-03-26 SE SE9701154A patent/SE520115C2/en not_active IP Right Cessation
- 1997-04-18 TW TW086105057A patent/TW356579B/en active
-
1998
- 1998-03-23 CA CA002285627A patent/CA2285627A1/en not_active Abandoned
- 1998-03-23 JP JP54556198A patent/JP2001519097A/en not_active Abandoned
- 1998-03-23 AU AU67539/98A patent/AU6753998A/en not_active Abandoned
- 1998-03-23 EP EP98912851A patent/EP1018156A1/en not_active Withdrawn
- 1998-03-23 CN CN98805442A patent/CN1110848C/en not_active Expired - Fee Related
- 1998-03-23 KR KR10-1999-7008655A patent/KR100374455B1/en not_active IP Right Cessation
- 1998-03-23 WO PCT/SE1998/000528 patent/WO1998043293A1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| EP1018156A1 (en) | 2000-07-12 |
| CN1257609A (en) | 2000-06-21 |
| SE9701154L (en) | 1998-09-27 |
| KR20010005591A (en) | 2001-01-15 |
| AU6753998A (en) | 1998-10-20 |
| CA2285627A1 (en) | 1998-10-01 |
| SE520115C2 (en) | 2003-05-27 |
| CN1110848C (en) | 2003-06-04 |
| JP2001519097A (en) | 2001-10-16 |
| SE9701154D0 (en) | 1997-03-26 |
| TW356579B (en) | 1999-04-21 |
| WO1998043293A1 (en) | 1998-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4791073A (en) | Trench isolation method for semiconductor devices | |
| JP2812811B2 (en) | Method for forming field oxide film of semiconductor device | |
| KR19980069990A (en) | Separation member embedded in silicon layer of integrated circuit and method of forming the same | |
| US4713356A (en) | Manufacturing MOS semiconductor device with planarized conductive layer | |
| US5374583A (en) | Technology for local oxidation of silicon | |
| JPH07176463A (en) | Semiconductor device and manufacture thereof | |
| US6069032A (en) | Salicide process | |
| KR100374455B1 (en) | Method for producing planar trenches | |
| KR19990044820A (en) | Polysilicon-coated swami (sidewall masked insulation) | |
| KR19990088449A (en) | Shallow trench isolation filled with thermal oxide | |
| US7402487B2 (en) | Process for fabricating a semiconductor device having deep trench structures | |
| US6063693A (en) | Planar trenches | |
| EP1009024B1 (en) | Method for producing an SOI wafer | |
| JP2616134B2 (en) | SOI transistor stacked semiconductor device and method of manufacturing the same | |
| KR19990066454A (en) | How to Form Trench Isolation in Semiconductor Devices | |
| US6444539B1 (en) | Method for producing a shallow trench isolation filled with thermal oxide | |
| US6316330B1 (en) | Method of fabricating a shallow trench isolation semiconductor device | |
| JPH02143527A (en) | Wiring formation | |
| US6268267B1 (en) | Silicon-oxynitride-oxide (SXO) continuity film pad to recessed bird's beak of LOCOS | |
| TW415017B (en) | Method of improving trench isolation | |
| KR100190070B1 (en) | Method and device for isolating semiconductor device | |
| KR100214530B1 (en) | Method for forming trench element isolation structure | |
| KR100532755B1 (en) | Method for forming shallow trench isolation | |
| JP2914416B2 (en) | Method for manufacturing semiconductor device | |
| KR100207531B1 (en) | Isolation method for semiconductor device using nitrogen in-situ deoped poly-si spacer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060201 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |