KR100365173B1 - 실리콘 카바이드 크롬 박막 저항기를 형성하기 위한 방법 - Google Patents
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Abstract
실리콘, 탄소 및 크롬으로 이루어진 박막 저항기를 형성하기 위한 방법이 개시된다. 박막 저항기의 저항률, 그리고 저항 및 저항기의 저항 온도 계수(TCR)는 저항기를 형성하기 위해 이용되는 실리콘, 탄소 및 크롬으로 이루어진 기본적인 화합물을 변화시킴으로써 특정 값을 갖도록 맞추어 진다.
Description
본 발명은 박막 저항기에 관한 것으로, 특히 실리콘, 탄소, 및 크롬으로 형성된 박막 저항기에 관한 것이다.
저항기는 소정의 조건하에 소정의 전기 저항을 제공하는 공통 회로 요소이다. 다음으로 전기저항은 컨덕터의 종단과 상기 컨덕터를 통해 흐르는 전류사이의 전위차 비율로 정의된다.
박막 저항기는 집적회로에 의해 이용되는 저항기의 형태이고 그 이름을 제시한 바와 같이, 저항 재료의 박막층으로 형성된다. 저농도-고농도로 도핑된 폴리실리콘, 실리콘 크롬(SiCr), 니크롬(NiCr), 탄탈륨, 및 도성합금(Cr-SiO)을 포함하는 다수의 저항 재료는 박막 저항기를 형성하는데 이용된다.
박막 저항기의 성능은 저항기 값(저항기에 의해 제공되기로 되어 있는 저항), 저항기 허용오차(저항이 저항기 값으로부터 벗어날 수 있는 범위), 저항온도계수(TCR)(저항이 온도의 변화에 의해 변화하는 양)를 포함하는 다수의 파라미터에 의해 정의된다.
또한 유사하게 형성된 저항기는(정합 값으로 알고 있는)유사 저항과, 온도의 변화에 의해(트래킹 허용오차로 알고 있는)유사 변화량을 갖는 것이 중요하다. 말단 효과(end effect)로 이미 알고있는 다른 파라미터는 박막 저항기에 스파이킹되는 금속화 공정으로부터 결과인 박막저항기의 길이에서의 변화 척도이다.
도1A내지 도1H는 종래의 박막 저항기를 형성하기 위한 공정을 예시하는 단면도를 나타낸다. 도1A에서 나타낸바와 같이, 상기 방법은 에피텍셜 층 또는 기판과 같은 반도체 재료(110), 및 재료(110)의 표면에 형성된 약5,500Å두께의 산화물 층(112)을 포함하는 관례적으로 형성된 웨이퍼(100)로 개시한다. 더욱이, 웨이퍼(100)는 또한 표면 콘텍 영역(114)을 포함한다.
이러한 점에서, 도1B에 나타낸 바와 같이, 알루미늄 층(116)은 콘텍영역(114)에서 산화물 층(112)과 재료(110)위에 냉각 디포지트된다. 이 후에, 제1 마스크(120)는 산화물 층(112)의 표면에 저항기 영역(122)을 한정하기 위해서 알루미늄 층(116)의 표면에 패턴 형성된다.
도1C에 나타낸바와 같이, 일단 마스크(120)가 패턴 되면 알루미늄 층(116)의 마스크되지 않은 영역은 알루미늄 층(116)이 산화물 층(112)의 표면에서 저항기 영역(122)으로부터 제거될 때까지 에칭된다. 이후에 마스크(120)가 제거된다.
다음, 도1D에 나타낸바와 같이, 실리콘 크롬(124)의 박막 층이 산화물 층(112)의 표면상에서 알루미늄 층(116)과 저항기 영역(122)위에 디포지트 된다. 실리콘 크롬의 박막 구성은 약 72%의 실리콘과 28%의 크롬으로 이루어진다.
이후에 제2 마스크(126)가 다수의 저항기(130)를 한정하기 위해 박막 저항층(124)위에 패턴 형성된다. 도1E에 나타낸바와 같이 일단 마스크(126)가 패턴되면, 박막 저항층(124)의 마스크되지 않은 영역은 박막 저항 층(124)의 마스크되지 않은 영역이 제거될 때까지 에칭된다.
이후에, 도1F에 나타낸바와 같이, 알루미늄 층(116)과 마스크(126)가 제거된다. 다음 도1G에 나타낸바와 같이, 제2 알루미늄 층(134)은 상호 연결부를 형성하기 위해서 산화물 층(112), 저항기(134), 및 재료(110)위에 냉각 디포지트 된다. 다음 제3 마스크(136)는 금속 상호 연결 트랙을 한정하기 위해 상호연결 층(134)위에 패턴형성 된다.
일단 마스크(136)가 패턴되면, 도1H에 나타낸바와 같이 상호 연결 층(134)의 마스크되지 않은 영역은 상호 연결 층(134)의 마스크되지 않은 영역이 제거될 때까지 에칭된다. 이후 마스크(136)가 제거된다.
상술한 공정이 현재 생성품의 요구에 적합한 박막 저항기를 생산하더라도, 장래 제품은 현재 생산되는 것보다 더 큰 정밀도를 갖는 박막 저항기를 요구할 것으로 예상된다. 따라서, 현재의 박막 저항기 보다 큰 정밀도를 갖는 박막저항기가 필요하다.
본 발명의 목적은 반도체 재료와 상기 반도체 재료에 형성된 격리영역을 갖는 반도체 디바이스에 보다 큰 정밀도를 갖는 박막 저항기를 형성하는 것이다.
도1A 내지 도1H는 종래의 박막 저항기를 형성하기 위한 공정을 예시하는 단면도.
도2A내지 도2H는 본 발명에 따라 박막 저항기를 형성하고 콘텍 영역에 저항기를 연결하기 위한 방법을 예시하는 단면도.
도3은 본 발명에 따른 라인 어닐 단계의 종료에 앞서 박막 저항기를 예시하는 단면도.
도4A 내지 도4C는 본 발명에 따른 다른 공정을 예시하는 단면도.
도5는 본 발명에 따른 다른 공정으로 형성된 박막 저항기를 예시하는 단면도.
본 발명은 박막 저항기를 형성하기 위한 방법에 관한 것이다. 본 발명의 박막 저항기는 반도체 재료와 상기 반도체 재료에 형성된 격리영역을 갖는 반도체 디바이스에 형성된다.
본 발명에 의하여, 본 발명의 방법은 격리영역상에 희생 재료층을 형성함으로써 개시된다. 다음에 희생 재료 층의 선택 층이 상기 격리 영역의 노출 부를 형성하기 위해 제거된다.
이후에, 저항 재료층은 상기 격리 영역의 노출 부분과 희생 재료층 위에 형성된다. 상기 저항 재료 층은 15-30 중량%의 실리콘, 10-20 중량%의 탄소 및 50-70 중량%의 크롬을 포함한다. 다음에 저항재료 층의 선택된 부분이 저항기를 형성하기 위해 제거된다. 이후에 희생 재료 층이 제거된다.
본 발명의 특징 및 이점에 대한 더 좋은 이해는 본 발명의 원리를 이용하는 예시적인 실시예의 기술인 다음의 상세한 설명과 첨부도면을 참조하여 얻게된다.
도2A내지 도2H는 본 발명에 따라 박막 저항기를 형성하고 콘텍영역에 저항기를 연결하는 방법을 예시하는 단면도를 나타낸다. 더 상세히 후술하는 바와 같이 본 발명의 방법은 저항 재료로서 실리콘 카바이드 크롬을 이용하여 정밀한 박막 저항기를 제공한다.
도2A에 나타낸바와 같이, 상기 방법은 이를테면, 에피텍셜 층 또는 기판과 같은 반도체 재료(210)와, 재료(210)의 표면에 형성된 약5,500Å두께의 산화물 층(212)을 포함하는 관례적으로 형성된 웨이퍼(200)로 개시한다. 더욱이, 웨이퍼(200)는 표면 콘텍 영역(214)을 포함한다. 요구되는 것은 아니지만, 백금 실리사이드 층(216)이 표면 콘텍 영역(214)내에서 재료(210)의 일부에 형성될 수 있다.
백금 실리사이드 층이 존재하는 경우, 웨이퍼(200)는 백금 실리사이드 층(216)의 표면으로부터 산화물을 제거하기 위해 5분동안 18±20C에서 NH4F의 용액으로 미리 세척된다. 백금 실리사이드 층(216)의 표면상의 산화물은 반응하지 않은 백금을 제거하는 연속되는 에칭으로부터 층(216)을 보호하기 위해 층(216)을 형성하는 마지막 부분의 어닐링 단계동안에 전형적으로 성장된다.
도2B에 나타낸바와 같이, 희생 재료층(220)은 산화물 층(212)과 백금 실리사이드 층(216)에 형성된다. 본 방법에서, 희생 층(220)은 산화물 층(212)과 백금 실리사이드 층(216)상에 티타늄 텅스텐 층(220A)과, 층(220A)상에 알루미늄 구리 층(220B)을 형성함으로써 이루어진다. (대안으로, 이를테면 도핑된 폴리실리콘 층과 같은 다른 재료가 희생 재료로 이용될 수 있다). 약 1500Å두께인 티타늄 텅스텐 층(220A)은 약 15%의 티타늄과 85%의 텅스텐으로 구성된다. 더욱이, 티타늄 텅스텐 층(220A)의 비교적 두꺼운 층은 베리안 3290 스퍼터 시스템을 이용하여 2500C에서 디포지트되며, 또한 알루미늄 구리 층(220B)이 백금 실리사이드 층(216)과 반응하지 못하도록 확산장벽으로 이용된다. 알루미늄이 실리사이드 층(216)과 반응할 때 얕은 접합을 감축시킬 수 있는 실리콘 피트와 알루미늄 스파이크가 형성될 수 있다. (다른 재료 이를테면 질화물, 카바이드, 및 실리사이드와 같은 재료가 확산 장벽으로 이용될 수 도 있다(COSO2는 4000C에서 반응한다)).
티타늄 텅스텐 층(220A)의 두께는 시트 저항을 이용하여 모니터링된다. 따라서, 시트 저항이 4.67 마이크로-옴/스퀘어(±1.27마이크로-옴/스케어)와 같을 때, 티타늄 텅스텐 층(220A)은 약1500Å두께이다. (시트 저항은 생산웨이퍼가 이용되기 앞서 테스트 웨이퍼에서 검사된다).
티타늄 텅스텐 층(220A)이 디포지트 된 후에, 알루미늄 구리 층(220B)은 400C에서 티타늄 텅스텐 층(220A)에 디포지트 된다. 약 99.5%의 알루미늄과 0.5%의 구리로 구성된 알루미늄 구리 층(220B)은 임계 크기의 조정에 있어서 저하되지 않고 디포지트 될 수 있는 최대 두께이기 때문에 약 8000Å의 두께를 갖기 위해 형성된다.
상기와 같이, 알루미늄 구리 층(220B)의 두께는 시트 저항(테스트 웨이퍼 전용)을 이용하여 모니터링 된다. 따라서 시트 저항이 0.038오옴과 같을 때 알루미늄 구리 층(220B)은 약 8000Å두께이다.
희생 층(220)이 형성된 후에, 제1 마스크(222)가 산화물 층(212)의 표면상에 저항기 영역(224)을 한정하기 위해 희생 층(220)위에 형성된다. 임계 저항기 크기에 대하여, 저항기와 활성영역사이에 적어도 20μm를 유지하는 것이 필요하다. 그러나 비-임계 저항기에 대하여, 이 거리는 10μm로 축소될 수 있다.
마스크(222)는 레지스트 부착을 개선시키는데 도움을 주는 이스트 킬브리드 케미컬(EKC)사에 의해 제조된 증기 프라임(헥사-메틸-디-실레인)을 우선 적용하여 형성된다. 다음에, 이를테면 OCG사에 의해 제조된 HPRP504와 같은 양극성 저항기가 1.25μm(±0.05μm)의 두께로 스핀 온(spin on)되고, 그 다음 약50초 동안 1000C±20C로 베이킹 된다.
이후에, 마스크가 정렬되고, 레지스트는 희생층(222)에 패턴을 형성하기 위해 개구크기로 80mJ에서 노출된다. 80mJ의 노출 에너지가 최종검사에서 최적으로 균일한 임계 크기를 가져오기 때문에 이용된다.
노출 에너지는 노출된 레지스트의 양을 결정하며, 따라서 측벽 각의 양과 임계 크기의 특성이 구해진다. 노출에너지의 감소는 임계크기의 증가를 가져오며, 따라서 의도된 저항기 값을 감소시킨다.
일단 레지스트가 노출되면, 레지스트상의 패턴이 전개된다. 이후에 웨이퍼는 약 50초 동안 1150C(±20C)에서 베이킹 된다. 베이킹은 레지스트를 강하게 하고 레지스트 부착과 안정성을 촉진시키며 다음에, 연속되는 에칭공정동안 화학적인 공격을 견디기 위해 레지스트의 능력을 개선시킨다.
상기와 개개의 연속되는 마스킹 단계는 스텝퍼 포토리소그래피 툴이나 투영 얼라인 툴상에서 진행될 수도 있다. 그러나, 스텝퍼 리소그래피 툴은 웨이퍼와 다이 두 양단에서 라인 한정에 대해 더욱 정확성을 제공한다. 이것은 다음에 더 좋은 저항기 정합을 가져온다. (투영 얼라인 마스크는 1X 마스크로서, 상기 1X 마스크는 플레이트상에 인쇄되는 것이 웨이퍼 상에 인쇄되고 있음을 의미한다. 한편 스텝퍼 툴로 이용되는 레티클은 더욱 정밀성을 제공하는데 그 이유는 상기 레티클이 5X이고 이것이 웨이퍼상에서 진행하기 때문이다.
이후에, 도2C에서 나타낸바와 같이 레지스트의 노출된 영역과 아래에 놓인 희생 층(220, 즉 220B 및 220A)은 층(220A)이 산화물 층(212)의 표면상에서 저항기 영역(224)으로부터 제거될 때까지 에칭된다.
특히, 알루미늄 구리 층(220B)은 6초 오버에칭에 의해 130초 동안 460C(±20C)로 40/4/1의 농도에서 인/초/질산으로 습식 에칭 되고 난후 세척된다.
티타늄 텅스텐 층(220A)의 에칭에 따라, 레지스트의 비 노출된 층이 7.5분동안 850C(±50C)에서 EKC 사에서 제작된 레지스트 제거기인 포시스트립(PosiStrip
830)에 의해 제거된 후 세척된다. 그후 이 공정은 7.5분 동안 반복된다.
이제 도2D를 보면, 마스크(222)가 제거된 후에 약 50Å내지 100Å두께의 실리콘 카바이드 크롬 층(SiCCr; 226)이 400C, (모든 디포지숀 방법을 표준화하는 데 이용되는)압력 3mT, 전력 약100W에서 베리안 스퍼터 시스템에 의해 산화물 층(212)과 희생 층(220)에 디포지트 된다.(비교적 높은 전력에서는 타겟을 크랙킹시키는 위험이 있다).
디포지숀 온도는 박막이 상기 온도에서 디포지트되기 때문에 400C로 설정되며 150C-650C의 범위내에서는 비교적 높은 온도로 디포지트되는 이들 박막보다 우수한 성능 특성(더 좋은 균일성과 저항 온도 계수(TCR))을 갖는 것으로 입증되었다. 상기와 같이, 두께는 1000오옴/스퀘어로 정해지는 시트저항(테스트 웨이퍼 전용)을 이용하여 모니터링 된다. 800-1200오옴/스퀘어의 시트저항은 약 65-100Å의 SiCCr두께와 일치한다.
실리콘 카바이드 크롬은 저항기 파라메트릭에 영향을 줄 수 있는 타겟상에서의 불순물 및 산화물의 성장을 피하기 위해 전용 스퍼터 툴 상에 디포지트 된다.
더욱이, 탄소 및 실리콘의 원자 화합물은 제조능력을 용이하게 하기 위해 SiC의 형태로 결합될 수 있다. SiCCr타겟은 매우 부서지기 쉽고 제조하기가 어렵다.
실리콘 카바이드 크롬(SiCCr;226)층이 디포지트 된 후, 제2 마스크(230)가 양극성 레지스트 이를테면 HPRP504를 1.25μm(±0.05μm)의 두께로 우선 스핀 온하여 SiCCr층(226)위에 형성된다. 마스크가 얼라인 되고, 레지스트가 층(226)상에 패턴을 형성하기 위해 개구 사이즈로 80mJ에서 노출된다. 일단 레지스트가 노출되면, 레지스트상에 패턴이 전개된다. 이후에, 웨이퍼는 약 50초 동안 1150C(±20C)에서 베이킹 된다.
이후, 도2E에서 나타낸바와 같이, 레지스트의 노출된 영역과 그 아래에 놓인 실리콘 카바이드 크롬(226)층이 94W와 150mT의 압력에서 2분 동안 염소화학(SiCL4
/Ar/Cl2-63/30/24 sccm)을 이용하여 일렉트로테크 오메가 2 RIE 식각기로 에칭된다.
염소-기 화학은 실리콘, 탄소, 및 크롬이 모두 이 가스에 노출될 때 휘발성 화합물을 형성하는 이유로 이용된다. 낮은 기체 압력에서, 제거된 재료는 에칭 챔버로부터 쉽게 방출될 수 있다.
에칭 시간은 박막을 에칭하는데 필요한 시간의 양을 평가함으로써 결정되며, 그리고 나서 신뢰성 있는 공정을 보장하기 위해 오버에칭을 갖는 시간을 증가시킨다. 에칭시간의 상한선은 실리콘 카바이드 크롬 막이 에칭되는 동안 제거되는 레지스트의 양에 의존한다. 예컨데, 2분 에칭 단계는 레지스트의 약 2400 Å의 레지스트를 제거한다.
에칭에 따라, 잔류 염소는 염화수소 산을 형성하기 위해서 공기의 습도와 반응하는 웨이퍼상에 존재한다. 부식을 방지하기 위해, 웨이퍼(200)는 에칭 직후 이온 제거된 물로 세척되며, 그리고 나서 따뜻한 질소가스로 건조된다. 웨이퍼의 세척에 더해서, 또한 세미-툴은 연속되는 공정 단계동안 크로스-오염을 방지하도록 어떤 잔류 염소를 제거하기 위해 세척되어야만 한다.
SiCCr층(226)이 에칭 된 후, 희생층(220)이 도2F에 나타낸바와 같이 제거된다. 특히, 알루미늄 구리 층(220B)은 층(220B)을 제거하기 위해 6초의 오버에칭과 함께 130초동안 460C(±20C)에서 40/4/1의 농도로 인/초/질산에 의해 습식 에칭된다. 에칭 이후에, 웨이퍼(200)가 세척된다.
다음에, 마스크(230)는 7.5분 동안 850C(±50C)에서 포시스트립830에 의해 제거된다. 이 공정은 7.5분 동안 반복된 후 웨이퍼(200)의 세척으로 이어진다. 일단 레지스트가 제거되면, 티타늄 텅스텐 층(220A)은 층(220A)을 제거하기 위해 6.8분 동안 650C(±20C)에서 30%의 H2O2용액으로 습식 에칭된다. 이후에 웨이퍼(200)가 세척된다.
이후에, 상호연결 재료(232)층이 형성된다. 도2G에 나타낸바와 같이 상호 연결 층(232)은 티타늄 텅스텐 층(232A)과, 층(232A)위에 형성되는 알루미늄 구리 실리콘 층(232B)으로부터 형성된다.
티타늄 텅스텐 층(232A)은 베리안3290 스퍼터 시스템을 이용하여 2500C에서 플라티늄 질화물 층(216), 산화물 층(212), 및 실리콘 카바이드 크롬 층(226)상에 디포지트 된다. (티타늄 텅스텐(220A)의 제1층의 디포지숀에 선행되는 예비 세척 단계는 이러한 점에서 박막 SiCCr의 손상의 위험을 최소화하기 위해 생략된다).
티타늄 텅스텐 층(220A)에 의한 바와 같이, 티타늄 텅스텐 층(232A)은 약 15%의 티타늄과 85%의 텅스텐으로 구성되며, 4.67 마이크로-오옴/스퀘어(±1.27마이크로-오옴/스퀘어)의 시트저항에 기초한 약 1500Å의 깊이로 형성된다. 더욱이, 티타늄 텅스텐 층(232A)의 두께는 또한 알루미늄 구리 실리콘 층(232B)이 플라티늄 질화물 층(116)과 반응하지 못하도록 방해한다.
티타늄 텅스텐 층(232A)이 디포지트 된 후, 약97%의 알루미늄과 2%의 구리, 및 1%의 실리콘으로 구성되는 알루미늄 구리 실리콘 층(232B)이 베리안3290 스퍼터 시스템을 이용하여 3550C에서 티타늄 텅스텐 층(232A)상에 디포지트 된다.
알루미늄 구리 합금은 대나무 구조와 같이 최종의 바람직한{111}조직과 개선된 그레인 사이즈와 결합된다. 예로서, Appl. Phys. Lett.,에서 S. Vidaya 등에 의한 "증착된 Al-0.5%Cu에서 전자이동에 무관한 라인 폭"을 참고한다.
층(232B)은 43.25마이크로-오옴/스퀘어 ±7.05% 마이크로-오옴/스퀘어의 시트저항에 대응하는 약6000Å내지 9000Å의 두께를 갖도록 형성된다.
상호 연결 층(232)이 형성된 후에, 도2G에 나타낸바와 같이 제3 마스크(234)는 층(232)위에 형성된다. 특히 베이퍼 프라임(Vapour Prime)은 층(232B)에 적용된다. 다음, HPRP504와 같은 양극성 레지스트가 1.25μm(±0.05%)의 두께로 적용되며 그리고 나서 약50초 동안 1000C±20C로 베이킹 된다.
이후에, 마스크(234)가 얼라인 되고 레지스트는 알루미늄 층(232B)에 패턴을 형성하기 위해 구경사이즈로 80mJ에서 노출된다. 일단 레지스트가 노출되면, 레지스트의 패턴이 전개되며 그리고 나서 약50초 동안 1150C(±20C)에서 베이킹 된다.
이후에 도2H에 나타낸 바와 같이, 레지스트의 노출된 영역과 아래에 놓인 알루미늄 구리 실리콘(232B)은 100-135초 동안 460C(±20C)에서 인/초/질산(40/4/1)에 의해 습식 에칭 되고, 그리고 나서 추가의 6초 동안 오버에칭된다. 에칭이 완료된 후에 웨이퍼는 건조된다.
이후에, 웨이퍼는 층(232B)이 실리콘의 소량비율을 함유하기 때문에 층(232B)을 에칭 한 후 웨이퍼의 표면에 남는 잔류 실리콘을 제거하기 위해 150초동안 18-220C에서 DI/아세틱/오소포소릭/7:1 BOE/NH3FL( 60:20:12:300:3:5)[디프렉클 에칭]에 의해 습식 에칭된다. 에칭이 완료된 후에, 웨이퍼는 다시 세척된다. 이러한 세척후에, 비 노출된 레지스트 층(234)은 7.5분 동안 850C(±50C)에서 포지스트립 830에 의해 제거되고 나서 세척된다. 이 과정은 7.5분 동안 반복된다.
일단 레지스트가 제거되고 웨이퍼가 건조되면, 티타늄 텅스텐(232A)층은 6.8분 동안 650C(±20C)에서 30%의 H2O2용액으로 습식 에칭된다. 이에 따라 웨이퍼는 건조되고 나서 검사된다.
그리고 나서 종래의 백-엔드(back-end) 공정단계가 도3에 나타낸 웨이퍼를 형성하기 위해 뒤를 잇는다. 특히 유전체 재료 층(310)은 상호 연결 층(232) 위에 디포지트 된다. 그리고 나서 도3에 나타낸바와 같이 유전체 재료층은 상호 연결 층(232)의 일부분을 노출시키는 개구를 형성하기 위해 에칭된다.
이후에 금속 층(금속-2)(312)은 유전체 층(310)과, 상호 연결층(232)의 노출된 부분 위에 디포지트 된다. 그리고 나서 선택된 금속-2층(312)의 일부분은 회로 레이아웃에 의해 요구된 데로 제거된다. 다음에 질화물 층(314)은 금속-2층(312)과, 유전체 층(310)의 노출된 부분 위에 디포지트 된다. 그리고 나서 질화물 층(314)은 금속-2층(312)의 일부분을 노출시키는 개구를 형성하기 위해 에칭된다.
본 발명에 의하여, 웨이퍼의 테스트에 앞서 마지막 제조 단계는 웨이퍼(200)가 분당 8 기준 리터로 100% H2환경에서 4500C로 30분 동안 베이킹 되는 라인 어닐링 단계의 종료이다.
라인 어닐링 단계의 종료는 TCR과 SiCCr 박막 저항기의 시트 저항을 현저히 개선시키고 안정화하는 부가적인 공정 단계이다. 예를들어 30 중량%의 실리콘, 20 중량%의 탄소, 및 50 중량%의 크롬에 의한 화합물을 갖는 SiCCr박막 저항기는 라인 어닐링의 종료 전에는 대략 -100ppm/0C의 TCR을 가지며, 라인 어닐링의 종료 후에는 대략 -60ppm/0C의 TCR을 갖는다. (본 기술의 당업자는 라인 어닐 단계의 종료가 마지막 단계가 되지 않음을 알고 있지만, 편의상 마지막 단계이며 상호 연결 층(232)이 형성된 후에 수행될 수 있으며, 유전체 층(310)이 디포지트 된 후, 또는 금속-2(312)이 디포지트 된 후에도 수행될 수 있다).
도4A내지 도4C는 본 발명에 따라 다른 공정 단계를 예시하는 일련의 단면도를 나타낸다. 도4A에 나타낸바와 같이, 다른 공정은 SiCCr층(226)의 디포지숀을 포함하는 것까지 도2A내지 도2H의 공정과 동일하다.
다른 공정에서, SiCCr층(226)이 디포지트 된 후, 산화물과 같은 보호 재료층
(410)이 4200C에서 SiCCr층(226)위에 디포지트 된다. 4200C에서 디포지트 된 산화물층은 종종 저온 산화물(LTO)로 언급된다.
SiCCr층(226)위에 산화물층(410)을 형성하는 이점은 산화물 층(410)이 연속되는 에칭 단계의 결과로부터 SiCCr층(226)을 보호하는 점이다. 예를들어 연속되는 에칭 단계는 실리콘 카바이드에 대한 크롬의 비율을 변화시킬수 있고, 그에의해 저항기의 TCR을 변화시킬 수 있으며, 또한 박막으로 하여금 오염물이나 어떤 에칭의 구성성분을 보유하게 한다.
산화물 층(410)은 약 200Å 또는 1000Å 두께로 디포지트되며, 또한 도핑 또는 언 도핑 될 수 있다. 200Å-두께의 산화물 층을 이용하는 단점은 마스크(230)를 저하시킬 수 있고, 이에 따라 메칭시 마스크를 악화시킬 수 있다는 점이다. 이러한 결점은 1000Å두께의 산화물 층을 이용하여 해결할 수 있다. 산화물 층(410)이 디포지트 된 후, 제2 마스크(230)는 상술한 바와 같이 산화물 층(410)위에 형성된다.
산화물 층(410)이 약 200Å두께일 때, 산화물 층(410)과 SiCCr층(226)의 마스크되지 않은 영역은 94W와 압력 150mT에서 2분 동안 클로린 화학(SiCl4/Ar/Cl2-63/30/24 sccm)을 이용하여 일렉트로테크 오메가 2 RIE 식각기로 상술한 바와 같이 에칭된다. 에칭에 따라, 제2 마스크(230)가 제거된다.
산화물 층(410)이 약 1000Å두께일 때, 산화물 층(410)의 마스크되지 않은 영역은 전용 태걸(Tegal)산화물 식각기로 에칭된다. 에칭에 따라 제2 마스크(230)가 제거된다. 이후에 SiCCr층(226)은 마스크로 산화물 층을 이용하여 94W와 압력150mT에서 2분 동안 클로린 화학(SiCl4/Ar/Cl2-63/30/24 sccm)이용하여 일렉트로테크 오메가 2 RIE 식각기로 상술한바와 같이 에칭된다.
상술한바와 같이, 에칭에 따라, 웨이퍼와 세미 툴은 임의의 잔류 클로린을 제거하기 위해 건조된다. 도4B는 마스크(230)가 제거된 후(200Å-두께의 산화물이 이용될 때), 또는 에칭이 완료된 후(1000Å-두께의 산화물이 이용될 때), 세척에 따른 결과의 구조를 나타낸다.
산화물 층(410)을 형성하는 다른 이점은 SiCCr층(226)을 에칭하는 에칭단계동안 산화물 층(410)이 더 경사가 급한 단(steeper edge)을 형성할 수 있도록 허가한다는 점이다. 따라서, 에칭단계동안 침식되는 레지스트의 측벽에 의해 한정되기 보다는 오히려 상기 더 경사가 급한 단이 에칭동안 덜 침식을 받는 산화물 층(410)에 의해 한정된다.
더 경사가 급한 단은 박막이 부수어지거나 미소 균열을 가질 기회가 거의 없음을 의미한다. 더욱이, 더 경사가 급한 단은 검사중에 더욱 일관성 있는 측정을 고려하고 있다.
이러한 점에서, 공정은 상술한 바와 같이 희생 층(220)을 제거하여 진행되며 계속해서 도4C에 나타낸바와 같이 상호 연결 층(232)과 마스크(234)의 형성이 이어진다. 이 공정은 추가로 도5에 나타낸 디바이스를 형성하기 위해 상술한 바와 같이 계속된다. 도5에 나타낸바와 같이 상호 연결 층(232)이 층(410)의 존재로 인해 SiCCr층(226)의 상부면과 더 이상 겹치거나 접촉해 있지 않더라도, 충분한 접촉이 SiCCr 층(226)의 단부에서 이루어진다.
본 발명에 따라서, SiCCr 저항기의 저항률(ρ)(및 SiCCr저항기의 저항 R 및 TCR)은 저항기를 형성하기 위해 이용되는 실리콘, 탄소, 및 크롬의 기본적인 화합물을 변화시킴으로써 특정 값을 갖도록 맞추어 질 수 있다.
저항기의 저항률(ρ)은 저항기를 형성하기 위해 이용되는 화합물재료의 독특한 성질이다. 저항기의 저항(R)은 저항기의 크기의 함수이고 다음 식(1)으로 정의된다.
R=ρL/A (1)
여기서 L은 저항기의 길이이고, A는 저항기의 단면적이다.
저항기의 저항온도계수(TCR)는 온도를 통해 저항의 변화를 측정하고, 다음 식(2)으로 정의된다.
TCR = dR/RdT (2)
여기서 dT는 현재 온도와 200C사이의 차이이고, dR은 현재 온도와 200C에서 재료들의 저항률(ρ)간의 차이이다.
SiCCr 저항기의 저항률(ρ), 저항(R) 및 TCR에 부가하여, 요건을 만족하는 어떤 특정한 저항기 값이 저항기를 형성하기 위해 이용되는 실리콘, 탄소, 및 크롬의 기본적인 화합물을 변화시킴으로써 만족될 수 있다.
결합에 앞서 실리콘 및 탄소는 큰 음극성 TCR을 가지는 반면, 크롬은 큰 양극성 TCR을 갖는다. 예를들어, 50 중량%의 실리콘과 50 중량%의 탄소에 의한 화합물을 갖는 저항기는 라인 어닐링의 종료에 앞서 약-1400ppm/0C의 TCR을 가지는 반면, 100%의 탄소 저항기는 10오옴/스퀘어에서 약 -250ppm/0C 및 100오옴/스퀘어에서 -400ppm/0C의 TCR을 갖는다. 한편 100%의 크롬 저항기는 약 +3000 ppm/0C의 TCR을 갖는다.
실리콘 탄소에 크롬의 부가는 SiCCr 저항기의 TCR를 0으로 이동시킨다. 크롬을 부가함으로부터 결과인 TCR의 변화는 비-선형이고, 부가된 크롬에 의해 소모되는 실리콘과 탄소의 양에 의존한다.
본 발명의 SiCCr 박막 저항기는 박막 저항기 기술에서 지금까지보고된 것 중 최고급의 성능으로 증명되었다. 예컨데 약 15 내지 30 중량%의 실리콘, 10 내지 20 중량%의 탄소, 및 50 내지 70 중량%의 크롬 간의 화합물 및 이들 화합물을 갖는 약 50 내지 100Å의 SiCCr박막 저항기는 -400C와 +1250C사이의 온도 범위를 통해 선형성을 가진 -10.0 ppm/0C 및 +1.0 ppm/0C사이의 TCR, 즉 약 0내지 1%에서 만족하는 저항기 값, 약 0.40 ppm/0C 또는 이보다 작은 트랙킹, 및 150볼트 이상의 전압-전류 선형성을 갖는다.
화합물은 이들 범위에 한정되지 않는다. 이론적으로, 화합물에서 탄소의 양은 0% 내지 20%보다 더 크게 벗어날 수 없는 반면, 크롬의 양은 0% 내지 90%보다 더 크게 벗어날 수 없다. 예컨데 15%의 실리콘, 10%의 탄소, 및 75% 크롬의 화합물을 가진 저항기는 라인 어닐링의 종료 전에 약 -40 내지 -50 ppm/0C의 TCR로 저항기를, 라인 어닐링의 종료 후에 -10 내지 +5ppm/0C의 TCR로 저항기를 제조한다.
다른 방법으로, 티타늄 텅스텐 층(232A)의 디포지숀을 생략함으로써, 알루미늄 구리 실리콘 층(232B)이 플라티늄 실리사이드 층(216)상에 직접 형성될 수 있다. 상기 방법을 추가로 변경함으로써, 티타늄 텅스텐 층이 마스크(230)의 형성에 앞서 실리콘 카바이드 크롬 층(226)상에 디포지숀 될 수 있다.
더욱이, 실리콘 및 탄소을 이용하는 것보다는, 이론적으로 실리콘 또는 탄소 대신에 게르마늄을 사용하여 게르마늄 - 카바이드 - 크롬 저항기 또는 실리콘 - 게르마늄 - 크롬 저항기를 형성할 수 있다. 또한 크롬을 이용하는 것보다는, 이론적으로 크롬 대신에 니켈을 사용하여 실리콘 - 카바이드 - 니켈 저항기를 형성할 수 있다.
여기에 기술된 본 발명의 실시예에 대한 다양한 변경들이 본 발명을 수행할 때에 이용될 수 있음은 당연하다. 따라서, 다음의 청구항은 본 발명의 범위를 한정하며 이들 청구항의 범위와 등가물내에서 방법 및 구조는 그에 의해 포함되어 있음을 의도하고 있다.
본 발명은 반도체 디바이스에서 반도체 재료에 형성된 격리영역 상에 희생재료 층을 형성함으로써, 박막저항기가 보다 큰 정밀도를 갖게되며, 그에 따라 박막저항기의 성능이 개선된다.
Claims (5)
- 반도체 재료와 상기 반도체 재료 상에 형성된 격리영역을 갖는 반도체 디바이스 상에 박막 저항기를 형성하는 방법에 있어서,상기 격리 영역 상에 희생 재료 층을 형성하는 단계;상기 격리 영역의 노출부분을 형성하기 위해 상기 희생 재료 층의 선택된 부분을 제거하는 단계; 및상기 격리영역의 노출부분과 상기 희생 재료 층 위에 저항 재료 층을 형성하는 단계를 포함하고,상기 저항 재료 층은, 15-30 중량%의 실리콘, 10-20 중량%의 탄소, 및 50-70중량%의 크롬을 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 저항기를 형성하기 위해 상기 저항 재료 층의 선택된 부분을 제거하는 단계; 및상기 희생 재료 층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 반도체 재료와 상기 반도체 재료상에 형성된 격리영역을 갖는 반도체 디바이스 상에 박막 저항기를 형성하는 방법에 있어서,상기 격리 영역 상에 희생 재료 층을 형성하는 단계;상기 격리 영역의 노출부분을 형성하기 위해 상기 희생 재료 층의 선택된 부분을 제거하는 단계; 및상기 격리영역의 노출부분과 상기 희생 재료 층위에, 15-30 중량%의 실리콘, 10-20 중량%의 탄소, 및 50-70 중량%의 크롬으로 이루어진 저항 재료 층을 형성하는 단계;저항기를 형성하기 위해 상기 저항 재료 층의 선택된 부분을 제거하는 단계; 및상기 희생 재료 층을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
- 반도체 재료와 상기 반도체 재료상에 형성된 격리영역을 갖는 반도체 디바이스 상에 박막 저항기를 형성하는 방법에 있어서,상기 격리 영역 상에 희생 재료 층을 형성하는 단계;상기 격리 영역의 노출부분을 형성하기 위해 상기 희생 재료 층의 선택된 부분을 제거하는 단계;상기 격리영역의 노출부분과 상기 희생 재료 층위에, 실리콘 및 게르마늄으로 이루어진 군으로부터 선택된 15-30 중량%의 제1 성분, 크롬 및 니켈로 이루어진 군으로부터 선택된 50-70 중량%의 제2 성분, 및 탄소로 이루어진 10-20 중량%의 제3 성분을 포함하는 저항 재료 층을 형성하는 단계;저항기를 형성하기 위해 상기 저항 재료 층의 선택된 부분을 제거하는 단계; 및상기 희생 재료 층을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
- 반도체 재료와 상기 반도체 재료상에 형성된 격리영역을 갖는 반도체 디바이스 상에 박막 저항기를 형성하는 방법에 있어서,상기 격리 영역 상에 희생 재료 층을 형성하는 단계;상기 격리 영역의 노출부분을 형성하기 위해 상기 희생 재료 층의 선택된 부분을 제거하는 단계;상기 격리영역의 노출부분과 상기 희생 재료 층위에, 탄소 및 게르마늄으로 이루어진 군으로부터 선택된 10-20 중량%의 제1 성분, 크롬 및 니켈로 이루어진 군으로부터 선택된 50-70 중량%의 제2 성분, 및 실리콘으로 이루어진 15-30 중량%의 제3 성분을 포함하는 저항 재료 층을 형성하는 단계;저항기를 형성하기 위해 상기 저항 재료 층의 선택된 부분을 제거하는 단계; 및상기 희생 재료 층을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
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