KR100365091B1 - Manufacturing method of mos transistor - Google Patents
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Abstract
모스 트랜지스터의 드레인 영역에서 발생되는 핫 캐리어 인젝션 현상을 효과적으로 방지할 수 있도록 하기 위하여, 게이트 전극의 하부 코너에 얕은 트렌치를 형성한 후, LDD 영역을 형성하기 위한 이온 주입 공정을 수행하여 LDD 영역이 게이트 전극과 분리되도록 함으로써 드레인 영역에서 발생하는 핫 캐리어가 게이트 전극 하부 코너에 쌓여서 게이트 전극으로 인젝션되는 것을 방지하는 것을 특징으로 한다.In order to effectively prevent hot carrier injection from occurring in the drain region of the MOS transistor, a shallow trench is formed in the lower corner of the gate electrode, and then an LDD region is gated by performing an ion implantation process to form an LDD region. By separating from the electrode, hot carriers generated in the drain region are prevented from being injected into the gate electrode by being accumulated in the lower corner of the gate electrode.
Description
본 발명은 모스 트랜지스터 제조 방법에 관한 것으로, 더욱 상세하게는 게이트 하부 코너(bottom coner)에 얕은 트렌치를 형성하여 LDD(lightly doped drain)와 게이트를 분리한 구조의 모스 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor manufacturing method, and more particularly, to a MOS transistor manufacturing method in which a shallow trench is formed at a bottom conner of a gate to separate lightly doped drain (LDD) from a gate.
일반적으로 모스(metal oxide semiconductor, MOS) 트랜지스터는 전계 효과 트랜지스터(field effect transistor, FET)의 일종으로, 반도체 기판에 형성된 소스, 드레인 영역과, 이 소스, 드레인 영역이 형성된 기판 상에 게이트 산화막과 게이트 전극이 형성된 구조를 가진다.In general, a metal oxide semiconductor (MOS) transistor is a type of field effect transistor (FET), and includes a source and a drain region formed on a semiconductor substrate, and a gate oxide film and a gate formed on the substrate on which the source and drain regions are formed. It has a structure in which an electrode is formed.
또한, 소스 및 드레인 영역의 안쪽에 불순물 농도가 엷은 LDD 영역을 둔 구조의 모스 트랜지스터가 주로 사용되고 있다.In addition, a MOS transistor having a structure having an LDD region having a thin impurity concentration inside the source and drain regions is mainly used.
이러한 모스 트랜지스터는 채널의 종류에 따라 N 채널 모스 트랜지스터와 P 채널 모스 트랜지스터로 나눌 수 있으며, N 채널과 P 채널의 모스 트랜지스터가 하나의 기판에 형성되는 경우 이를 CMOS(complementary metal oxide semiconductor) 트랜지스터라 한다.Such a MOS transistor may be divided into an N-channel MOS transistor and a P-channel MOS transistor according to the type of channel. When the MOS transistors of the N-channel and the P-channel are formed on a single substrate, this MOS transistor is called a complementary metal oxide semiconductor (CMOS) transistor. .
그러면, 도 1을 참조하여 종래 일반적인 모스 트랜지스터의 구조를 개략적으로 설명한다.Next, a structure of a conventional general MOS transistor will be described with reference to FIG. 1.
도 1에서 알 수 있는 바와 같이 종래 모스 트랜지스터는 P형 또는 N형 반도체 기판(1)에 소자 분리를 위한 필드 산화막(2)이 선택적으로 형성되어 반도체 소자가 형성될 활성 영역(active area)을 정의하고 있다. 그리고, 필드 산화막(2)에 의해 정의된 반도체 기판(1)의 활성 영역 일부의 상부에는 게이트 산화막(3)과 게이트 전극(4)이 형성되어 있으며, 게이트 전극(4)의 측벽에는 절연막으로 형성된 스페이서(7)가 형성되어 있다.As can be seen in FIG. 1, in the conventional MOS transistor, a field oxide film 2 for device isolation is selectively formed on a P-type or N-type semiconductor substrate 1 to define an active area in which a semiconductor device is to be formed. Doing. A gate oxide film 3 and a gate electrode 4 are formed on a part of the active region of the semiconductor substrate 1 defined by the field oxide film 2, and an insulating film is formed on the sidewall of the gate electrode 4. The spacer 7 is formed.
그리고, 스페이서(7) 외부 끝단과 필드 산화막(2) 사이의 반도체 기판(1) 활성 영역에는 반도체 기판(1)과 반대 도전형의 불순물이 고농도로 매입된 소스/드레인 영역(8)이 형성되어 있으며, 소스/드레인 영역(8)의 내측 즉, 게이트 전극(4)의 끝단과 소스/드레인 영역(8)의 사이인 스페이서(7) 하부의 반도체 기판(1)에는 소스/드레인 영역(8)과 동일 도전형의 불순물이 저농도로 매입된 LDD 영역(6)이 형성되어 있다.In the active region of the semiconductor substrate 1 between the outer edge of the spacer 7 and the field oxide film 2, a source / drain region 8 having a high concentration of impurities of opposite conductivity type as the semiconductor substrate 1 is formed. The source / drain region 8 may be formed in the semiconductor substrate 1 under the spacer 7, which is inside the source / drain region 8, that is, between the end of the gate electrode 4 and the source / drain region 8. An LDD region 6 in which impurities of the same conductivity type as that are embedded in a low concentration is formed.
또한, 게이트 전극(4)과 스페이서(7) 사이에 폴리 산화막(5)이 형성될 수도 있다.In addition, a poly oxide film 5 may be formed between the gate electrode 4 and the spacer 7.
이와 같은 구조를 가지는 종래의 모스 트랜지스터에서는 도 2에서와 같이, 드레인 영역(D)에 전압(VD)이 인가되어 드레인 영역(D)의 외측에 전위 영역(P)이 형성되면 드레인 영역(D)의 게이트(G) 하부 코너에 전자들이 쌓이게 된다.In the conventional MOS transistor having such a structure, as shown in FIG. 2, when the voltage V D is applied to the drain region D, and the potential region P is formed outside the drain region D, the drain region D Electrons accumulate at the lower corner of the gate G of the gate.
그러나, 최근 반도체 소자의 미세화에 따라 게이트 산화막의 두께는 더욱 얇아지고 있으며, 게이트 두께가 얇은 최근의 고집적 반도체 소자에서는 드레인 영역의 게이트 하부 코너에 쌓이는 전자들이 얇은 게이트 산화막을 투과하여 게이트 전극으로 인젝션(injection)되는 핫 캐리어 인젝션(hot carrier injection) 현상이 발생한다.However, with the recent miniaturization of semiconductor devices, the thickness of the gate oxide film is becoming thinner. In the recent highly integrated semiconductor devices having a thin gate thickness, electrons accumulated in the lower corner of the gate of the drain region pass through the thin gate oxide film and are injected into the gate electrode. Hot carrier injection, which is injected, occurs.
그리고, 이러한 핫 캐리어 인젝션 현상이 발생하면 게이트 전압(VG)에 의해제어되지 않는 전류인 공간전하 제한 전류가 대량으로 유출하여 전계 효과 트랜지스터의 기능을 잃어버리므로 모스 트랜지스터가 정상적인 작동을 하지 못하게 된다.In addition, when such a hot carrier injection phenomenon occurs, a large amount of space charge limiting current, which is not controlled by the gate voltage V G , flows out in large quantities, and thus the function of the field effect transistor is lost, thereby preventing the MOS transistor from operating normally. .
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 모스 트랜지스터의 드레인 영역에서 발생되는 핫 캐리어 인젝션 현상을 효과적으로 방지할 수 있도록 모스 트랜지스터 제조 방법을 제공하는 데 있다.The present invention has been made to solve such a problem, and an object thereof is to provide a MOS transistor manufacturing method that can effectively prevent the hot carrier injection phenomenon generated in the drain region of the MOS transistor.
도 1은 종래 일반적인 모스 트랜지스터의 구조를 개략적으로 도시한 단면도이고,1 is a cross-sectional view schematically showing a structure of a conventional general MOS transistor,
도 2는 종래 일반적인 모스 트랜지스터에서 핫 캐리어 인젝션 현상을 개략적으로 도시한 단면도이고,2 is a cross-sectional view schematically showing a hot carrier injection phenomenon in a conventional general MOS transistor,
도 3은 본 발명의 일 실시예에 따른 모스 트랜지스터의 구조를 개략적으로 도시한 단면도이고,3 is a cross-sectional view schematically illustrating a structure of a MOS transistor according to an embodiment of the present invention.
도 4는 본 발명의 일 실시예에 따른 모스 트랜지스터에서 핫 캐리어 인젝션 현상을 개략적으로 도시한 단면도이고,4 is a cross-sectional view schematically illustrating a hot carrier injection phenomenon in a MOS transistor according to an embodiment of the present invention.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 모스 트랜지스터 제조 방법을 개략적으로 도시한 공정도이고,5A through 5E are process diagrams schematically illustrating a MOS transistor manufacturing method according to an embodiment of the present invention.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 모스 트랜지스터 제조 방법에 있어서 게이트 하부 코너의 트렌치 형상을 개략적으로 도시한 단면도이다.6A through 6C are cross-sectional views schematically illustrating trench shapes of a gate lower corner in the MOS transistor manufacturing method according to an exemplary embodiment of the present invention.
상기와 같은 목적을 달성하기 위하여, 본 발명은 게이트 전극의 하부 코너에 얕은 트렌치를 형성하여 LDD 영역을 게이트 전극와 분리시키는 것을 특징으로 한다.In order to achieve the above object, the present invention is characterized by separating the LDD region from the gate electrode by forming a shallow trench in the lower corner of the gate electrode.
즉, 본 발명은 반도체 기판에 필드 산화막을 선택적으로 형성하여 활성 영역을 정의한 후, 열산화하여 반도체 기판의 활성 영역에 게이트 산화막을 형성하는 단계와, 상기 반도체 기판 상부 전면에 폴리 실리콘을 증착하고, 그 상부에 게이트 전극 형성을 위한 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 마스크로 상기 드러난 폴리 실리콘을 RIE에 의해 식각하여 게이트 전극을 형성하는 단계와, 상기 RIE에 의해 게이트 전극 하부 코너 부분의 게이트 산화막 만을 제거하는 단계와, 상기 게이트 전극 하부 코너에 드러난 반도체 기판을 RIE에 의해 식각하여 얕은 트렌치를 형성하는 단계와, 상기 게이트 패턴을 제거한 후, 상기 게이트 전극을 마스크로 상기 반도체 기판에 불순물을 저농도로 이온 주입하고 어닐링하여 LDD 영역을 형성하는 단계와, 상기 반도체 기판 상부에 잔류하는 게이트 산화막을 제거한 후, 상기 반도체 기판 상부 전면에 절연막을 증착하고 등방성 식각하여 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 상기 스페이서와 게이트 전극을 마스크로 상기 반도체 기판에 불순물을 고농도로 이온 주입하고 어닐링하여 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.That is, according to the present invention, a field oxide film is selectively formed on a semiconductor substrate to define an active region, and then thermally oxidized to form a gate oxide film on an active region of the semiconductor substrate, and polysilicon is deposited on the entire upper surface of the semiconductor substrate. Forming a gate pattern on the top thereof, etching the exposed polysilicon using a gate pattern as a mask to form a gate electrode, and forming a gate electrode by using the RIE; Removing only the gate oxide layer, etching the semiconductor substrate exposed at the lower corner of the gate electrode by RIE to form a shallow trench, removing the gate pattern, and then removing impurities from the semiconductor substrate using the gate electrode as a mask. Ion implantation and annealing at low concentration to form an LDD region; Removing the gate oxide film remaining on the semiconductor substrate, and depositing an insulating film on the entire upper surface of the semiconductor substrate and isotropically etching to form a spacer on the sidewall of the gate electrode, and forming the spacer on the semiconductor substrate using the spacer and the gate electrode as a mask. Ion implanting and annealing the impurities in high concentration to form source / drain regions.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명의 일 실시예에 따른 모스 트랜지스터의 구조를 개략적으로 도시한 단면도이다.3 is a cross-sectional view schematically illustrating a structure of a MOS transistor according to an embodiment of the present invention.
도 3에서 알 수 있는 바와 같이 본 발명의 일 실시예에 따라 제조된 모스 트랜지스터는, P형 또는 N형의 반도체 기판(11)에 소자 분리를 위한 필드 산화막(12)이 선택적으로 형성되어 반도체 소자가 형성될 반도체 기판(11)의 활성 영역을 정의하고 있다. 그리고, 필드 산화막(12)에 의해 정의된 반도체 기판(11)의 활성 영역 일부의 상부에는 게이트 산화막(13)과 게이트 전극(14)이 형성되어 있으며, 게이트 전극(14)의 측벽에는 절연막으로 형성된 스페이서(18)가 형성되어 있다.As can be seen in FIG. 3, in the MOS transistor manufactured according to the exemplary embodiment of the present invention, a field oxide layer 12 is formed on a P-type or N-type semiconductor substrate 11 to selectively form a semiconductor device. Defines an active region of the semiconductor substrate 11 to be formed. The gate oxide film 13 and the gate electrode 14 are formed on a part of the active region of the semiconductor substrate 11 defined by the field oxide film 12, and the sidewall of the gate electrode 14 is formed of an insulating film. The spacer 18 is formed.
그리고, 종래와는 달리 게이트 전극(14) 하부 코너의 반도체 기판(11)에 얕은 트렌치(T)가 형성되어 있다. 이때, 트렌치(T)의 형태는 삼각형이나 사각형 등 다양한 형태로 할 수 있으며, 특히 트렌치(T)가 게이트 전극(14) 하부 코너로부터 일정 간격 이격되도록 형성할 수도 있다.Unlike the related art, a shallow trench T is formed in the semiconductor substrate 11 at the lower corner of the gate electrode 14. In this case, the trench T may be formed in various shapes such as a triangle or a quadrangle. In particular, the trench T may be formed to be spaced apart from the lower corner of the gate electrode 14 by a predetermined interval.
그리고, 스페이서(18)의 외부 끝단과 필드 산화막(12) 사이의 반도체 기판(11) 활성 영역에는 반도체 기판(11)과 반대 도전형의 불순물이 고농도로 매입된 소스/드레인 영역(19)이 형성되어 있으며, 소스/드레인 영역(19)의 내측 즉, 게이트 전극(14)의 끝단과 소스/드레인 영역(19)의 사이인 스페이서(18) 하부의 트렌치(T)를 포함한 반도체 기판(11)에는 소스/드레인 영역(19)과 동일 도전형의 불순물이 저농도로 매입된 LDD 영역(17)이 형성되어 있다.In the active region of the semiconductor substrate 11 between the outer end of the spacer 18 and the field oxide film 12, a source / drain region 19 having a high concentration of impurities of a conductivity type opposite to that of the semiconductor substrate 11 is formed. The semiconductor substrate 11 includes a trench T in the source / drain region 19, that is, the lower portion of the spacer 18 between the end of the gate electrode 14 and the source / drain region 19. The LDD region 17 in which impurities of the same conductivity type as the source / drain region 19 are embedded at low concentration is formed.
또한, 게이트 전극(14)과 스페이서(18) 사이에 폴리 산화막(16)이 형성될 수도 있다.In addition, a poly oxide film 16 may be formed between the gate electrode 14 and the spacer 18.
이와 같은 구조를 가지는 본 발명의 일 실시예에 따른 모스 트랜지스터에서는 도 4에서와 같이, 드레인 영역(D)에 전압(VD)이 인가되어 드레인 영역(D)의 외측에 전위 영역(P)이 형성되면 드레인 영역(D)의 게이트 하부 코너에 전자들이 쌓이게 된다. 그러나, 종래와는 달리 게이트 전극(G)의 하부 코너에 트렌치가 형성되어드레인 영역(D)과 게이트 전극(G)이 일정 거리만큼 이격되어 있으므로 캐리어들은 트렌치의 하부에 형성된 드레인 영역으로 인젝션된다. 따라서, 종래와 같이 핫 캐리어들이 게이트 산화막을 투과하여 게이트 전극측으로 인젝션되는 것이 효과적으로 방지된다.In the MOS transistor according to the exemplary embodiment of the present invention having the structure as described above, as shown in FIG. 4, the voltage V D is applied to the drain region D so that the potential region P is formed outside the drain region D. FIG. Once formed, electrons accumulate in the lower corner of the gate of the drain region D. However, unlike the related art, since trenches are formed in the lower corners of the gate electrode G, and the drain region D and the gate electrode G are spaced apart by a predetermined distance, carriers are injected into the drain region formed under the trench. Therefore, as in the prior art, hot carriers are effectively prevented from being injected into the gate electrode side through the gate oxide film.
그러면, 이와 같은 구조의 모스 트랜지스터를 제조하는 방법을 도 5a 내지 도 5e를 참조하여 상세히 설명한다.Next, a method of manufacturing a MOS transistor having such a structure will be described in detail with reference to FIGS. 5A to 5E.
먼저 도 5a에 도시한 바와 같이, P형 또는 N형의 반도체 기판(11)에 소자 분리를 위하여 LOCOS(local oxidation of silicon) 공정이나 STI(shallow trench isolation) 공정에 의해 필드 산화막(12)을 선택적으로 형성하여 반도체 기판(11)에 모스 트랜지스터를 형성하기 위한 활성 영역을 정의한다. 그리고, 필드 산화막(12)이 형성된 반도체 기판(11)을 열산화하여 반도체 기판(11)의 활성 영역 표면에 게이트 산화막(13)을 성장시킨다. 이후, 게이트 산화막(13)이 형성된 반도체 기판(11) 상부 전면에 게이트 전극을 형성하기 위한 도전체로 폴리 실리콘(14)을 증착한다. 그리고, 폴리 실리콘(14) 상부에 게이트 전극 형성을 위한 게이트 패턴(15)을 형성한다. 이때, 게이트 패턴(15)의 형성은 일 예로, 폴리 실리콘(14) 상부 전면에 감광막을 도포하고, 게이트 패턴이 형성된 마스크로 감광막을 노광 현상하여 형성한다.First, as shown in FIG. 5A, the field oxide film 12 is selectively selected by a local oxidation of silicon (LOCOS) process or a shallow trench isolation (STI) process for device isolation to a P-type or N-type semiconductor substrate 11. The active region for forming a MOS transistor in the semiconductor substrate 11 is defined. Then, the semiconductor substrate 11 on which the field oxide film 12 is formed is thermally oxidized to grow the gate oxide film 13 on the surface of the active region of the semiconductor substrate 11. Thereafter, polysilicon 14 is deposited as a conductor for forming a gate electrode on the entire upper surface of the semiconductor substrate 11 on which the gate oxide film 13 is formed. A gate pattern 15 for forming a gate electrode is formed on the polysilicon 14. In this case, for example, the gate pattern 15 may be formed by coating a photoresist film on the entire upper surface of the polysilicon 14 and exposing and developing the photoresist film with a mask having the gate pattern formed thereon.
그 다음 도 5b에 도시한 바와 같이, 게이트 패턴(15)을 마스크로 드러난 폴리 실리콘을 RIE(reactive ion etch)를 통해 식각하여 게이트 전극(14)을 형성한다. 이때, 게이트 전극(14) 형성을 위한 폴리 실리콘의 식각은 일 예로, 게이트 패턴(15)을 마스크로 SF6과 CF4가스를 사용한 건식 식각으로 폴리 실리콘 상부의 자연 산화막 등을 제거한 후, Cl2와 HBr 가스를 사용한 건식 식각에 의해 폴리 실리콘을 패터닝(patterning)하고, HBr과 HeO2가스를 사용한 건식 식각에 의해 게이트 산화막(13) 상부에 잔류하는 폴리 실리콘을 완전히 제거한다.Next, as shown in FIG. 5B, the polysilicon exposed as the mask of the gate pattern 15 is etched through a reactive ion etch (RIE) to form the gate electrode 14. In this case, the etching of the polysilicon for forming the gate electrode 14 is, for example, by removing the natural oxide layer on the upper portion of the polysilicon by dry etching using SF 6 and CF 4 gas using the gate pattern 15 as a mask, Cl 2 The polysilicon is patterned by dry etching using HBr and HBr gas, and the polysilicon remaining on the gate oxide film 13 is completely removed by dry etching using HBr and HeO 2 gas.
그 다음 도 5c에 도시한 바와 같이, 게이트 전극(14)의 식각이 완료된 후 Cl+이온을 형성하고, 짧은 시간 동안 약한 플라즈마를 형성하여 Cl+이온에 의해 게이트 전극(14) 하부 코너 부분의 게이트 산화막(13)을 제거한다.Then, as shown in FIG. 5C, Cl + ions are formed after the etching of the gate electrode 14 is completed, and a weak plasma is formed for a short time to form a gate of the lower corner portion of the gate electrode 14 by Cl + ions. The oxide film 13 is removed.
그 다음 도 5d에 도시한 바와 같이, 게이트 산화막(13)이 제거되어 드러난 게이트 전극(14) 하부 코너 부분의 반도체 기판(11)을 식각하여 얕은 트렌치(T)를 형성한다. 이때, 트렌치(T) 형성을 위한 반도체 기판(11)의 식각은 HBr과 HeO2가스를 사용한 건식 식각, 바람직하게는 RIE를 이용한다. 그리고, 형성되는 트렌치(T)의 형상은 식각 가스의 비율을 조정함으로써 도 6a에서와 같이 삼각형으로 하거나, 도 6b에서와 같이 사각형으로 하는 등 다양한 형태로 형성할 수 있으며, 특히, 게이트 전극(14) 하부 코너 부분의 게이트 산화막(13)을 제거하는 이전 공정에서 플라즈마의 강도를 조정함으로써 도 6c에서와 같이 형성되는 트렌치(T)가 게이트 전극(14) 하부 코너로부터 일정 간격(d) 이격되도록 할 수도 있다.Next, as shown in FIG. 5D, the gate oxide layer 13 is removed to etch the semiconductor substrate 11 at the lower corner of the gate electrode 14 to form a shallow trench T. Referring to FIG. At this time, the etching of the semiconductor substrate 11 for forming the trench (T) uses a dry etching, preferably RIE using HBr and HeO 2 gas. The trench T may be formed in various shapes such as a triangle as shown in FIG. 6A or a quadrangle as shown in FIG. 6B by adjusting the ratio of the etching gas. In particular, the gate electrode 14 may be formed. In the previous process of removing the gate oxide film 13 in the lower corner portion, the trench T formed as shown in FIG. 6C is spaced apart from the lower corner d of the gate electrode 14 by adjusting the intensity of the plasma. It may be.
그 다음 도 5e에 도시한 바와 같이, 게이트 전극(14) 상부의 게이트 패턴(14)을 제거하고, 게이트 전극(14)을 마스크로 반도체 기판(11)에 반도체 기판과 반대 도전형의 불순물을 저농도로 이온 주입한다. 이때, 불순물의 이온 주입 이전에 게이트 전극(14)을 열산화하여 게이트 전극(14) 표면에 폴리 산화막(16)을 형성하는 것이 바람직하다. 이후, 반도체 기판(11)을 어닐링(annealing)하여 반도체 기판(11)에 이온 주입된 불순물을 활성화하여 LDD 영역(17)을 형성한다. 이때, 어닐링에 의해 트렌치(T)의 하부면 반도체 기판(11)에 이온 주입된 불순물 영역이 라운딩(rounding)되므로 모스 트랜지스터의 소스/드레인 사이의 캐리어 경로(pass)를 최적화시킬 수 있다.Next, as shown in FIG. 5E, the gate pattern 14 on the gate electrode 14 is removed, and the semiconductor substrate 11 has a low concentration of impurities opposite to the semiconductor substrate on the semiconductor substrate 11 using the gate electrode 14 as a mask. Inject with ions. In this case, it is preferable to thermally oxidize the gate electrode 14 before the ion implantation of impurities to form the poly oxide film 16 on the surface of the gate electrode 14. Thereafter, the semiconductor substrate 11 is annealed to activate the impurities implanted into the semiconductor substrate 11 to form the LDD region 17. In this case, since an impurity region ion-implanted into the semiconductor substrate 11 of the lower surface of the trench T is rounded by annealing, a carrier pass between the source and the drain of the MOS transistor may be optimized.
그 다음 도 3에 도시한 바와 같이, 반도체 기판(11) 상부의 드러난 게이트 산화막을 제거하고, 게이트 전극(14)을 포함한 반도체 기판(11) 상부 전면에 절연막을 증착한 후, 등방성 식각하여 트렌치(T)를 포함한 게이트 전극(14) 측벽에 스페이서(18)를 형성한다. 그리고, 스페이서(18)와 게이트 전극(14)을 마스크로 드러난 반도체 기판(11)에 LDD 영역(17)과 동일 도전형의 불순물을 고농도로 이온 주입하고 어닐링하여 소스/드레인 영역(19)을 형성함으로써 모스 트랜지스터를 완성한다.3, the exposed gate oxide film on the semiconductor substrate 11 is removed, an insulating film is deposited on the entire upper surface of the semiconductor substrate 11 including the gate electrode 14, and isotropically etched to form a trench ( The spacer 18 is formed on the sidewall of the gate electrode 14 including T). In addition, the source / drain region 19 is formed by ion implanting and annealing the semiconductor conductive element 11 having the spacer 18 and the gate electrode 14 as a mask with the same conductivity type as that of the LDD region 17 at a high concentration. This completes the MOS transistor.
이와 같이 본 발명은 게이트 전극의 하부 코너에 얕은 트렌치를 형성하여 LDD 영역을 게이트 전극와 분리시킴으로써 드레인 영역에서 발생하는 핫 캐리어가 게이트 전극 하부 코너에 쌓여서 게이트 전극으로 인젝션되는 핫 캐리어 인젝션 현상을 효과적으로 방지할 수 있다.As described above, the present invention forms a shallow trench in the lower corner of the gate electrode to separate the LDD region from the gate electrode, thereby effectively preventing the hot carrier injection phenomenon in which the hot carriers generated in the drain region are accumulated in the lower corner of the gate electrode and injected into the gate electrode. Can be.
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