KR100361238B1 - 디지탈정보를수신또는판독하는시스템 - Google Patents

디지탈정보를수신또는판독하는시스템 Download PDF

Info

Publication number
KR100361238B1
KR100361238B1 KR1019950703399A KR19950703399A KR100361238B1 KR 100361238 B1 KR100361238 B1 KR 100361238B1 KR 1019950703399 A KR1019950703399 A KR 1019950703399A KR 19950703399 A KR19950703399 A KR 19950703399A KR 100361238 B1 KR100361238 B1 KR 100361238B1
Authority
KR
South Korea
Prior art keywords
circuit
phase
signal
value
amplitude
Prior art date
Application number
KR1019950703399A
Other languages
English (en)
Other versions
KR960701538A (ko
Inventor
요셉콜리니
미켈오도인
Original Assignee
똥송-쎄 에스 에프
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 똥송-쎄 에스 에프 filed Critical 똥송-쎄 에스 에프
Publication of KR960701538A publication Critical patent/KR960701538A/ko
Application granted granted Critical
Publication of KR100361238B1 publication Critical patent/KR100361238B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10481—Improvement or modification of read or write signals optimisation methods
    • G11B20/10518—Improvement or modification of read or write signals optimisation methods using neural networks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10037—A/D conversion, D/A conversion, sampling, slicing and digital quantisation or adjusting parameters thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
    • G11B20/10055—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter using partial response filtering when writing the signal to the medium or reading it therefrom
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Artificial Intelligence (AREA)
  • Evolutionary Computation (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

디지탈 정보를 수신 또는 판독하는 시스템
디지탈 정보를 수신 또는 판독하는 시스템은 로컬 클럭의 제어하에 일정 간격으로 샘플링된 정보를 제공한다. 상기 시스템은 연속적인 정보 샘플들의 각 쌍의 값들에 대해 측정 위상값을 포함하는 테이블(EAP)을 갖는다.
어플리케이션: 디스크 또는 자기 테이프 등의 기록 매체의 판독

Description

디지털 정보를 수신 또는 판독하는 시스템
본 발명은 정보의 연속 수신 또는 판독을 위한 시스템에 관한 것이며, 특히, 디지털 정보를 수신 또는 판독하는 시스템에 관한 것이다. 여기서, 로컬 클럭은 전송 클럭(또는 기록 클럭)에 종속되지 않으며, 로컬 클럭을 위해 신호의 위상 결정이 요구된다.
디지털 정보를 전송 또는 저장하는 경로(pathway)의 수신부는 일반적으로 전송된 정보를 위한 클럭을 재생(regeneration)하는 기능을 포함한다. 대부분의 경우, 이러한 클럭은 실제 전송된 데이터 기호열(string)으로부터 재조성된다. 본 발명은 이러한 클럭에 관하여 비동기적으로 샘플링된 수신 신호의 클럭 재조성에 적용된다.
디지털로 구현된 위상 트랙킹 필터는 위상(또는 위상 편차) 측정 기능 및 예측(또는 추정) 기능을 포함한다.
아날로그 신호가 재조성 클럭에 기초하여 샘플링될 때, 일반적인 디지털 경로의 경우에 그 위상 편차는 위상 루프가 고정(lock)되자마자 제로에 가까워진다. 신호가 인수 2로 오버샘플링 된다면, 위상 에러를 결정하는 방법이 분명해진다. 알고리즘들(뮤엘레 및 뮐레:mueller and muller)은 비트주파수에 있어 샘플링된 2진 신호의 경우가 제시되어진다.
샘플링 주파수가 비트 주파수에 관하여 임의적인 경우, 순간적인 위상이 신속하게 변화하므로, 우수한 정확도로 이 위상을 결정하는 방법이 명백하지가 않다.
본 발명의 대상인 회로는 아날로그 채널을 통해 전송된 2-레벨 또는 멀티 레벨의 디지털 신호 샘플들의 각각의 위상을 결정할 수 있게 한다.
따라서, 본 발명은 로컬 클럭의 제어하에서 일정 간격으로 정보가 샘플링되는 디지털의 연속 정보를 수신 또는 판독하는 시스템에 관한 것으로서, 각 쌍의 연속적인 정보 샘플값에 대해 측정 위상값을 포함하는 최소한 한 개의 테이블을 포함하는 것을 특징으로 한다.
본 발명의 여러 목적 및 특성은 첨부 도면 및 실시예를 통해 더욱 분명해질 것이다.
제 1도는 수신된 신호의 일예를 도시한 도면.
제 2 도는 샘플쌍의 위치를 나타내는 도면.
제 3a 도 및 3b 도는 위상 측정의 원리를 예시한 도면.
제 4도 및 5 도는 다른 위치의 샘플쌍의 궤적을 나타내는 도면.
제 6 도는 샘플쌍의 적정 위치와 결정을 설명하는 도면.
제 7 도는 위상 시프트 측정에 대한 간략화된 필터의 도면.
제 8 도는 위상 시프트 측정에 대한 보다 상세하게 도시된 필터의 도면.
제 9 도는 진폭 모니터링 필터의 도면.
제 10 도 및 11 도는 위상 시프트 측정에 대한 일반 시스템의 도면.
제 12a 내지 12c 도는 비트 주파수에 대해 샘플링 주파수를 달리할 때의 대응하는 다이어그램.
본 발명의 시스템은 먼저 간략하게 설명된 다음에 일반화된 경우가 설명될 것이다.
제 1 도는 나이퀴스트 채널을 통해 전송되고 주파수 fe=2fb(fb=수신된 신호의 비트 주파수 또는 이진 주파수)로 샘플링된 이진 신호를 나타낸 것이다.
노이즈가 없고 공칭(nominal) 진폭을 갖는 연속적인 샘플쌍들(zk-1, zk)의 위치를 기하학적으로 제 2 도에 도시하고 있다. 여러 궤도들이 위상에서 조금씩 변화될수 있다. 신호를 나타내는 점들이 (zk-1, zk) 평면의 제 2 사분면 또는 4·사분면중의 한 사분면에 있을 때, 신호의 위상을 명료하게 결정할 수 있음을 알 수 있다. 예를 들어, 제 1 도의 샘플들 E1 및 E2 는 제 2 사분면내의 한 점이 될 수 있다.
노이즈가 없을 때, 가능한 궤적들의 다른 영역들이 사용가능하다. 한편, 대응점이 (1, 1) 또는 (-1, -1)에 가깝게 놓여 있을 때, 신호의 위상값을 제공할 수 없다.
제 1 사분면 및 3 사분면에서, 우반부는 제 1 도의 곡선의 직선 부분상에 위치된 E3-E4 등의 샘플쌍에 대응한다. 원형 부분은 동일 부호의 E5-E6 등의 샘플쌍에 대응한다.
제 2 사분면 및 4사분면은 두 개의 연속 샘플들간의 부호가 변하는 신호에 대한 것이다. 이것은 일반적으로 아날로그 위상 고정 루프(PLL)의 위상 비교기내에서와 디지털 PLL 의 대부분의 실시예에서 위상 측정을 하는데 사용되는 상황이다.다른 경우들에서 위상의 측정을 할수 있음이 이해될 것이다. 이러한 다른 상황들은, 일부 궤적 영역에 대한 측정의 정확도 저감 또는 그 참 궤도에 대한 현재 지점의 지정에 대한 오차의 가능성을 고려하는 것이 필수적이기 때문에, 일반적으로 사용되지 않는다. 이와 같이, 실질적으로 신호가 노이즈 및 진폭 에러에 영향받는다는 것을 고려한다면, 가장 인접한 궤적에 대한 지점의 상대적인 근접도에 따른 측정에서 오차가 발생할 가능성이 있다.
본 발명의 해결책은 (zk-1, zk) 평면의 각 점에 대해, 신호 위상의 가장 가능성이 있는 값, 즉, 신호의 공칭 궤도중의 한 궤도상에 가장 인접한 지점의 값과 또한 이 궤도로부터의 거리 및 다른 가장 인접한 궤도로부터의 거리에 따른 상기 값에 대한 신뢰도를 미리 계산하는 것이다. 이러한 상당히 번거로운 계산은 한번만 행해지며 그 결과들은 메모리 테이블내에 기억된다. 이 계산 결과들은 한쌍의 점(zk-1, zk)에 의해 부여된 어드레스에서 찾게되며, 그 회로는 실시간에서 그 점들을 활용할 수 있다.
이와 같이, 제 3b 도의 회로는 두 개의 샘플들 zk 및 zk-1을 수신한다. 지연 회로(D)는 이들 두 샘플이 동시에 테이블 EAP에 제공되도록 한다. 이들 샘플에 대응하는 진폭 Ak-1 및 Ak(제 3a 도)의 쌍은 테이블 EAP 내의 위상값에 대한 액세스를 허용한다.
신호가 2-레벨(제 1 도와 같이)이고 0차의 나이퀴스트 채널(cos2이퀄라이제이션)에 따라 이퀄라이즈되는 경우, 샘플쌍들의 위치 형태는 매우 단순하며 신호위상에 대한 계산 법칙이 쉽게 유추된다. 즉,
제 4 도 및 5 도는 다른 종래의 경로들(pathways)에 대한 신호의 궤도들을 나타내고 있다. 분석적인 표현들은 결정하기 어렵지만 대응하는 전송된 이진 신호들의 구조들을 차례로 고려하고 수신 신호들을 채널의 임펄스 응답으로부터 계산함으로써, 여전히 계산할 수 있는 것이다.
제 6 도는 소정의 순간에서 측정된 점의 위치를 도시한 것이다. 이 점은 채널내의 노이즈로 인하여 신호 궤도상에, 정확하게 위치하지 않는다. 위상이 안정되지 않는다면, 각각의 궤도에 대한 근거리 점 M만이 기본적인 것으로서 사용될 수 있다 가장 합당한 궤도가 선택되어 그 위상을 결정하게 될것이다.
가정 Tj의 일어날 가능성은 궤도가 Tj이면 M에 대한 측정을 얻을 조건부 확률이 된다. 즉,
이며, Nob는 각각의 측정값 zk의 분산이다.
M이 관찰될 확률은 궤도 Tj를 얻을 확률과 궤적이 Tj일 때의 M의 관찰 확률의 곱이 된다.
따라서, 소정의 점에 대해, 가장 확률이 높은 가정을 선택할 수 있으며, 또한, 이 가정의 확률과, 다른 가능한 가정의 확률을 비교함으로써 상기 측정값에 더 크거나 더 작은 값을 대응시킬 수 있다. 채널에서의 넌-가우시안(non-gaussian) 변동(신호의 진폭에서의 변동등)도 이 단계에서 고려될 수 있다.
신호 위상의 확률값과 신뢰도 계수 Ck는 평면의 각 점에 대해 상기 방식으로 계산된다.
위상 필터가 안정화될 때, 예측된 위상값 및 이러한 예측에서의 불확실성을 고려할 수 있다. 가우시안 위상 에러의 근사를 실시함으로써, 상기 계산들은 예를 들어 M을 관찰하는 조건부 확률을 정의함으로써 일반화될 수 있다(단, 궤도는 Tj이며, 예측된 위상값은 Φk 일때).
어떤 발생할 수 없는 궤도들을 제거하기 위해, 또는, 가장 발생할 확률이 높은 궤도를 결정하기 위해, 예측된 위상값을 사용할 수도 있다.
제 7 도는 위상 필터 구조를 나타낸다. 위상 예측은 신호의 주파수 Fb를 나타내는 상수를 적분함으로써 실행된다. 위상 에러는 감산기(SUB)를 이용하여 예측 위상과 측정 위상을 감산함으로써 구해진다. 위상 에러는 계수 λ에 의해 가중된다. 이 가중된 에러는에 가산되어(가산기(ADD)) 적분된다(적분기(INT1)).
제 8 도는 상기 필터의 보다 상세한 실시예를 나타낸다. 감산기(SUB)와, 계수 λ를 이용하여 가중시키는 승산 회로(MUL1)와, 가산기(ADD1) 및 적분기(INT1)는 제 7 도의 필터의 기능들을 수행한다. 덧붙여, 감산기(SUB)의 출력은 승산기((MUL2), 승산 계수 μ) 및 적분기(INT2)에 접속되며, 계수 μ로 가중시킨후에 입력되는 순간적인 위상 에러를 적분함으로써 주파수의 평균 편차를 추정한다.
측정값의 확률 계산은 신호의 진폭이 공지되어 있고 안정적인 것으로 가정한다. 일반적인 경우, 레벨의 작은 변동, 또는 편차가 발생할 수도 있다. 이러한 현상은 신호의 주파수에 비해 저주파수의 것이라면 정정하기가 용이하다. zk, zk-1, 및 가능하다면 Φk를 알고 있다면, 신호의 진폭, 또는 그 공칭값에 관한 진폭 편차를 결정할 수 있다. 상기 편차는 위상 편차에 대해 행해진 바와 같이 가중될 수 있다.
이러한 측정은 필터링 및 설정된 값을 가산한 후에, 신호의 진폭을 정정할 수 있다(제 9 도).
채널로 전송되고 이미 디코딩된 최종 샘플(들)의 고려를 통해, 수신된 샘플의 값과 호환할 수 있는 궤도들만을 보유할수 있게 하고, 이로써 혼란 또는 불확실성에 대한 위험을 감소시킬 수 있다. 디폴트(default)에 의해, 선행 샘플에 기초한 이 정보의 추정이 사용될 수 있다. 예를 들어, 제 10 도는 현재의 점 Mk의 위치를 나타내며, 두 궤도들간에 불명료함이 있을 수 있다(직선 궤도상의 원형ㆍ궤도). 이전 순간에 점 Mk-1의 가능한 위치가 표현된다면, 매우 작은 비트수가 zk-2를 나타내는데 사용될지라도, 불명료함을 제거하는 데 용이함을 알 수 있다. 일반적으로, 한 궤적으로부터 또 다른 궤적(예를 들어, 원형 궤적로부터 직선 궤적으로)로 분별없이 이동할 수 없다. zk-2 보다는 오히려, 앞 순간의 궤도에 대한 지식을 이용하는 것이 유리할 수도 있으므로, 이를 위해 현재의 궤도를 제공하는 정보 아이템을 매순간마다 전달하는 것이 유리할 수 있다.
어떤 경우에는, 다음 샘플을 대략적으로 아는 것에 의해 궤도에 있어 불명료함을 제거할 수 있다.
가중된 위상 편차를 계산하는데 사용하기 위해 동일한 위상 측정 테이블을 사용하는 것이 유리하다. 위상 Φmk 및 신뢰 계수 Ck를 전송하는 대신에, 테이블은 신뢰 계수 Ck에 의해 가중된 위상차 λ△Φk를 직접적으로 전송할 수 있으며, 이리하여 다수의 산술 연산기들 및 출력들의 수를 감소시킬수 있다. 따라서 제 7 도의 필터는 유효하게 사용될 수 있다. 제 7 도의 필터는 또한 간략화된 1 차 필터이다.
상기 설명된 모든 사항을 포함하는 위상 고정 루프(PLL)는 제 11 도에 도시된다. 이 구조는 예를 들어, 부분 응답 채널 PR2 로부터의 신호인 복합 신호의 처리 및 제 4도에 도시된 위상 다이어그램을 처리하는데 적합한 고성능의 구조이다. 일반적으로, 성능면에서 지나친 열화없이 단지 일부 사항만을 보유할 수 있을 것이다.
제 11 도의 시스템은 여러 연속 샘플들 yk을 수신하는 진폭 모니터링 회로(AM)를 포함한다. 이 진폭 모니터링 회로(예를 들어 증폭기)는 계수 Gk를 이용하여 각각의 샘플의 진폭을 가중시킨다.
각각의 진폭 보정된 샘플 zk는 지연 회로(D)뿐만 아니라 테이블 EAP에 전송된다. 지연 회로는 테이블에 선행 샘플 zk-1 및 zk-2 를 전송한다. 샘플들에 대응하는 테이블 EAP에서, 시스템은 신뢰 계수가 지정된 위상 에러 λ△Φm 를 찾을 수 있다. 이 신호는 제 7 도에 도시된 형태의 필터(F2)에 전송된다. 필터(F2)는 로컬 클릭의 추정된 위상을 제공한다.
또한, 각각의 샘플쌍(zk, zk-1)은 시스템을 인에이블하여 진폭 편차 △A 를 테이블로부터 얻게 한다. 진폭 편차는 제 9 도에 도시된 형태의 진폭 모니터링 필터(F1)에 전송된다. 이 필터(F1)는 진폭 모니터링 회로(AM)를 제어한다.
선행 디코딩의 지식을 통한 위상의 선행 지식(비록 부정확하더라도)은 몇몇 가능한 궤도들간의 불명료함을 제거할 수 있음이 이해되었다. 따라서, 이 경우, 가능한 가정들을 더 용이하게 구별하기 위해 테이블의 입력에 제공된 예측 정보를 이용할 수 있다.
불명료함을 제거하는 또다른 방법은 디코딩된 신호 bk-2 또는 샘플 zk-2 을 사용하는 것이다.
제 12a 도는 비트 주파수의 2 배인 샘플링 주파수에 대한 샘플쌍의 위치를 다이어그램으로 표현한 것이다. 제 12c 도는 비트 주파수와 동일한 샘플링 주파수에 대한 다이어그램을 나타낸다.
샘플링 주파수가 비트 주파수의, 정수배가 아닌 경우, 상기 다이어그램들은 수정되어지지만 여전히 이러한 방법은 적용가능하다. 이는 신호의 전이에 적용된 고전적인 선형 보간법보다 더욱 정확한 것이다. 예를 들어, 제 12b 도는 샘플링 주파수 Fe = 3/2 Fb 에 대응하는 다이어그램을 도시한 것이다.
일부 디코딩 알고리즘들은 종래의 신호의 등화를 제공하지 않는다. 일반적으로 상기 조건들하에서 위상을 계산하기 위한 해석적인 법칙을 정의 및 적용하는 것이 간단하지가 않다. 한편, 필요하다면, 실험적으로 다이어그램을 항상 정의할 수는 있다.
ROM 메모리를 이용한 위상 측정은 여분의 요소를 요구하지 않고 다른 유용한 기능을 디코딩 체인내에서 조합할 수 있게 한다. 즉, 레벨의 주요 감소의 검출("삭제"), 위상 고정 필터의 비동기(desynchronizing)의 검출 및 관리등을 할 수 있다. 이러한 무상의 부가 기능수의 제한은 ROM 메모리내에서 활용할 수 있는 다수의 출력에 의해 정해진다.
특히, 신호 디코딩 함수는 테이블내로 용이하게 적분될 수 있다. 이리하여, 라그랑지 보간 공식 및, 연속적인 (최소한) 3 개의 샘플들 zk-2, zk-1, zk 및 위상 Φk-1 을 이용하여, 다음과 같이 i(k-1)의 샘플을 재조성할 수 있다.
(product)을 나타낸다.
ik(임계 디코딩)의 부호를 갖도록 신호를 디코딩하기 위해 다음을 만족시킨다.
제 11 도는 상기 기능의 실시예를 나타내고 있다.
상기 설명에서 알 수 있듯이, 본 발명의 시스템은 위상 측정 법칙이 테이블에 의해 설명되도록 하는데, 그 입력으로는 몇몇(일반적으로 2) 연속적인 신호 샘플들의 값과 현재 위상의 예측된 값이 있다. 일부 경우, 디코딩된 최종 비트(들)의값 또는 선행 샘플의 부호를 고려할 수 있을 것이다. 가능한 입력의 조합에 대응하여, 테이블은 위상 측정값 및, 이 측정값에 따른 신뢰도를 포함한다. 양호한 변형예에서, 정보의 이들 두 항목은 신뢰도에 의해 가중된 위상 에러값에 의해 대체된다. 마찬가지로, 테이블은 기준 레벨에 관하여 진폭 편차의 가중값 또는 상기 측정값의 신뢰도, 및 신호의 진폭값을 전달한다.
이와 같이 전달된 정보는 신호의 각 샘플의 위상 예측값을 제공하는 위상 예측 필터를 동작시키는데 사용된다. 진폭 모니터링 루프는 다중 레벨 디지탈 신호를 전송하는 경우에 장치를 완성시킨다.
본 발명의 시스템 구조는 비동기 처리 경로의 일반 경우에 2 레벨 또는 다중 레벨 신호의 클럭을 복구할 수 있다. 위상 측정값은 최대 확률에 의해 실행된다. 상기 위상의 측정은 낮은 신호 대 노이즈 비가 "어려운 경우"에서조차, 즉, 샘플링 주파수가 비트 주파수의 정수배가 아닌 경우들에서조차도, 최적의 성능을 허용하면서 최대 확률로 실행된다. 하드-와이어 또는 프로그램된 산술 연산기가 사용된다면, 복잡한 실시예는 테이블 방법을 사용하여 더욱 간략화될 것이다. 또 다른 양호한 실시예는 ROM 메모리에서의 테이블을 대체하기 위해 신경 회로망 기술들을 사응할 수 있다.

Claims (9)

  1. 로컬 클록의 제어하에 일정 시간 간격에서 샘플링되는 연속 디지털 입력 정보를 수신 또는 판독하는 시스템에 있어서,
    각각의 클럭 신호에서, 상기 입력 정보 신호(Zk)와 그 선행 정보 신호(Zk-1)의 샘플을 수신하여, 상기 신호들의 상대적인 추정 위상 쉬프트(Φm)를 출력하는 적어도 하나의 룩-업 테이블(EAP)을 포함하며,
    상기 테이블은 위상 고정 루프(phase-locked loop)내에 포함되어지는 것을 특징으로 하는 시스템
  2. 제 1 항에 있어서,
    상기 테이블(EAP)은 연속적인 정보 샘플들의 값들의 각 쌍에 대해 공칭값에 대한 진폭 편차의 값을 포함하는 것을 특징으로 하는 시스템.
  3. 제 1 항에 있어서,
    상기 시스템은 각각의 샘플링에서, 측정된 위상값과 미리 추정된 위상값을 수신하고, 상기 측정된 위상값과 상기 미리 예측된 위상값간의 차에 비례하는 위상차 신호(λ△Φk)를 제공하는 감산 회로(SUB)와;
    상기 위상차 신호와, 신호의 주파수(fb) 대 샘플링 주파수(fe)의 비를 합산하는 가산 회로(ADD); 및
    상기 가산 회로로부터의 결과들을 적분하고 예측된 위상값을 제공하는 적분 회로(INT1)를 포함하는 것을 특징으로 하는 시스템.
  4. 제 1 항에 있어서,
    상기 테이블(EAP)은, 연속적인 정보 샘플들의 값들의 각 쌍 및 미리 추정된 위상에 대해, 가중된 위상차를 포함하며,
    상기 시스템은, 상기 위상차 신호와 상기 신호의 주파수(fb) 대 상기 샘플링 주파수(fe)의 비를 합산하는 가산 회로(ADD)와;
    상기 가산 회로로부터의 결과들을 적분하고 추정 위상값을 제공하는 적분 회로(INT1)를 포함하는 것을 특징으로 하는 시스템.
  5. 제 1 항에 있어서,
    상기 테이블(EAP)은, 연속적인 정보 샘플들의 3개의 값과 미리 추정된 위상값의 각각의 세트에 대해, 가중된 위상차 및 디코딩된 신호값을 포함하며,
    상기 시스템은 상기 위상차 신호와, 상기 신호의 주파수(fb) 대 상기 샘플링 주파수(fe)의 비를 합산하는 가산 회로(ADD); 및
    상기 가산 회로로부터의 결과들을 적분하고 추정된 위상값을 제공하는 적분 회로(INT1)를 포함하는 것을 특징으로 하는 시스템.
  6. 제 3 항 내지 5 항중의 어느 한 항에 있어서,
    상기 감산 회로(SUB)는, 상기 측정된 위상값과 상기 추정된 위상값간의 차와 동일한 위상차 신호를 제공하며,
    상기 시스템은, 상기 감산 회로(SUB)와 상기 가산 회로(ADD)사이에, 한편으로는 상기 위상차 신호와 제 1 계수(μ)를 승산하는 제 1 승산 회로(MUL1)와, 또다른 한편으로는 상기 위상차 신호와 제 2 계수(μ)를 승산하고 적분기(INT2)가 뒤에 접속되는 제 2 승산 회로(MUL2)를 구비하는 것을 특징으로 하는 시스템.
  7. 제 2 항에 있어서,
    상기 시스템은, 상기 정보 샘플들을 수신하여 이들 샘플들을 상기 테이블에 전송하는 진폭 모니터링 회로(AM)를 포함하며,
    상기 테이블은, 상기 수신된 샘플들의 진폭을 정정하기 위해, 진폭 편차값을 상기 진폭 모니터링 회로에 제공하는 것을 특징으로 하는 시스템.
  8. 제 7 항에 있어서,
    상기 진폭 편차값들을 수신하여 이들 편차값들을 상기 진폭 모니터링 회로(AM)에 전송하는 진폭 필터링 회로(F1)를 포함하는 것을 특징으로 하는 시스템.
  9. 제 5 항 또는 제 8 항에 있어서,
    상기 진폭 필터링 회로(F1)는
    상기 테이블(EAP)로부터 상기 진폭 편차값들을 수신하고 적분 회로(INT3)에 가중값들을 제공하는 가중 회로(MUL3)를 포함하며,
    상기 적분 회로(INT3)는 상기 진폭 모니터링 회로(AM)에 정정값을 제공하는 것을 특징으로 하는 시스템.
KR1019950703399A 1993-12-10 1994-12-08 디지탈정보를수신또는판독하는시스템 KR100361238B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9314869A FR2713853B1 (fr) 1993-12-10 1993-12-10 Système de réception ou de lecture série d'informations.
FR93/14869 1993-12-10

Publications (2)

Publication Number Publication Date
KR960701538A KR960701538A (ko) 1996-02-24
KR100361238B1 true KR100361238B1 (ko) 2003-02-14

Family

ID=9453804

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950703399A KR100361238B1 (ko) 1993-12-10 1994-12-08 디지탈정보를수신또는판독하는시스템

Country Status (7)

Country Link
US (1) US5838743A (ko)
EP (1) EP0683946B1 (ko)
JP (1) JPH08506684A (ko)
KR (1) KR100361238B1 (ko)
DE (1) DE69432742T2 (ko)
FR (1) FR2713853B1 (ko)
WO (1) WO1995016317A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1196914B1 (fr) 1999-07-09 2003-04-09 Thales Systeme de suivi de piste pour l'enregistrement/lecture d'un support d'informations et support d'enregistrement
US7292665B2 (en) * 2004-12-16 2007-11-06 Genesis Microchip Inc. Method and apparatus for reception of data over digital transmission link

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4908842A (en) * 1989-02-14 1990-03-13 Galen Collins Flash synchronized gated sample clock generator

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4030045A (en) * 1976-07-06 1977-06-14 International Telephone And Telegraph Corporation Digital double differential phase-locked loop
JPS6182545A (ja) * 1984-08-29 1986-04-26 Fujitsu Ltd タイミング引込み方法
US4627080A (en) * 1984-11-23 1986-12-02 At&T Bell Laboratories Adaptive timing circuit
NL8600889A (nl) * 1986-04-09 1987-11-02 Philips Nv Inrichting voor het terugwinnen van kanaalklokinformatie bij synchrone informatietransmissie en een inrichting voor het terugwinnen van de informatie voorzien van een dergelijke inrichting.

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4908842A (en) * 1989-02-14 1990-03-13 Galen Collins Flash synchronized gated sample clock generator

Also Published As

Publication number Publication date
US5838743A (en) 1998-11-17
FR2713853A1 (fr) 1995-06-16
EP0683946A1 (fr) 1995-11-29
EP0683946B1 (fr) 2003-05-28
WO1995016317A1 (fr) 1995-06-15
JPH08506684A (ja) 1996-07-16
DE69432742D1 (de) 2003-07-03
DE69432742T2 (de) 2004-03-18
FR2713853B1 (fr) 1996-01-05
KR960701538A (ko) 1996-02-24

Similar Documents

Publication Publication Date Title
EP0593763B1 (en) Maximum likelihood decoding method and device thereof
US6963528B2 (en) Digital data reproduction apparatus
US5475705A (en) Demodulator for Manchester-coded FM signals
US4906941A (en) Digital phase locked loop circuit
KR100229756B1 (ko) 데이타수신기
US5185747A (en) Data symbol estimation
US5745315A (en) Phase error detector and magnetic storage device using the same
US20130177061A1 (en) Fast Acquisition Of Frame Timing And Frequency
KR100361238B1 (ko) 디지탈정보를수신또는판독하는시스템
US7257375B1 (en) Receiver with dual D.C. noise cancellation circuits
US5424882A (en) Signal processor for discriminating recording data
US6114879A (en) Phase detectors
US5805637A (en) Automatic equalizer and digital signal reproducing apparatus carrying the same
KR100398879B1 (ko) 입력신호의 영점교차 특성을 이용한 위상오차 검출장치
US6304071B1 (en) Phase detector that samples a read signal at sampling points and delay
Werter FSK demodulation using an adaptive recursive digital filter
JPH09289529A (ja) デジタル通信装置
US20020172301A1 (en) Data slicers
JPH0614071A (ja) 伝送装置
Biglieri et al. Approximating the pairwise error probability for fading channels
JP2834170B2 (ja) ２値信号伝送システム
EP1111605A1 (en) Method and apparatus to detect a signal received from a channel signal
US7460661B2 (en) Method and means for increasing inherent channel capacity for wired network
JP2818997B2 (ja) ディジタルデータ検出器
US6639952B1 (en) Demodulator synchronization loop lock-in detection circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee