KR100355514B1 - 반도체디바이스 - Google Patents
반도체디바이스 Download PDFInfo
- Publication number
- KR100355514B1 KR100355514B1 KR1019940027388A KR19940027388A KR100355514B1 KR 100355514 B1 KR100355514 B1 KR 100355514B1 KR 1019940027388 A KR1019940027388 A KR 1019940027388A KR 19940027388 A KR19940027388 A KR 19940027388A KR 100355514 B1 KR100355514 B1 KR 100355514B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- conductivity type
- field effect
- effect transistor
- source
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 230000005669 field effect Effects 0.000 claims abstract description 43
- 229910052751 metal Inorganic materials 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 19
- 230000001681 protective effect Effects 0.000 claims abstract description 18
- 239000004020 conductor Substances 0.000 claims description 14
- 239000002019 doping agent Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 5
- 125000004429 atom Chemical group 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 241000282461 Canis lupus Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
본 발명은 표면(4)과 인접하는 제 1 전도형의 표면 영역(5)을 구비한 반도체 본체(3)를 갖는 반도체 디바이스에 관한 것으로, 내부에 절연 게이트(6)를 갖는 전계 효과 트랜지스터(1)가 제공된다. 전계 효과 트랜지스터(1)는 표면 영역(5)내에 위치하는 제 1 전도형과 반대되는 제 2 전도형의 소스 및 드레인 영역(7, 8)과, 소스와 드레인 영역 사이에 위치하는 제 1 전도형의 채널 영역(9)을 포함한다. 절연층(10)에 의해 채널 영역(9)으로부터 분리된 금속 게이트 전극(6)은 채널 영역(9) 위에 제공되며 게이트 전극(6)에 인가되는 과전압에 대한 보호 디바이스(2)를 구비한다.
본 발명에 따르면, 반도체 본체(3)의 표면(4)에는 국부적으로 함몰된 필드 산화물(15)이 마련되며, 보호 디바이스(2)는 표면 영역(5)보다 강하게 도핑되고 표면(4) 및 필드 산화물(15)과 인접하는 제 2 전도형의 콜렉터 및 이미터 영역(16, 17)과, 표면 영역(5)보다 강하게 도핑되고 필드 산화물(15) 하부에 위치한 제 1 전도형의 베이스 영역(18)을 갖는 래터럴 바이폴라 트렌지스터를 포함하고, 콜렉터 영역(16)은 게이트 전극(6)에 전기적으로 연결되고, 이미터 영역(17)은 소스 영역(7)과 전기적으로 연결된다. 이에 따라 전계 효과 트랜지스터(1)는 고주파를 보다 빨리 스위칭할 수 있다.
Description
본 발명은, 표면(surface)과 인접하는 제 1 전도형의 표면 영역을 포함하는 반도체 본체를 구비하며 절연 게이트(insulated gate)를 갖는 전계 효과트랜지스터(field effect transistor)가 제공된 반도체 디바이스에 관한 것으로, 전계 효과 트랜지스터는 표면 영역 내에 위치하는 제 1 전도형과 반대인 제 2 전도형의 소스 및 드레인 영역과, 소스와 드레인 영역 사이에 위치하는 제 1 전도형의 채널 영역을 포함하고. 채널 영역 위에 위치한 금속 게이트 전극(metal gate electorde)은 절연층(insulated layer)에 의해 채널 영역으로부터 분리되고 두개의 pn접합(pn junction)을 가진 과전압(excessive voltages)에 대한 보호디바이스(protection device)를 구비하고 있다.
이러한 반도체 디바이스에서, 채널 영역과 함께 게이트 전극은 유전체(dielectric)로서의 절연층을 갖는 입력 캐패시터(input capacitance)를 형성한다. 이러한 입력 캐패시터는 디바이스의 스위칭 동안 충전 또는 방전된다. 낮은 전기적 저항(R)을 갖는 금속 게이트 전극의 사용으로 인해, 이러한 캐패시터(C)의 충전 또는 방전은 매우 빨리 일어날 수 있다. 디바이스는 낮은 소위 RC 정수(RC constant)를 갖는다. 따라서, 이와 같은 디바이스는 약 500MHz를 초과하는 고주파에 사용하기에 매우 적합하다. 보호디바이스(protection device)는 게이트 전극에 인가되는 실제로 피할 수 없는 높은 간섭 전압(high interference voltages)에 의해 절연층이 파괴되지 않도록 하는데 있다.
미국 특허 제3,648,129호(제 5, 6 및 7 도)에는 보호 디바이스 내의 pn접합이 배면 결합된 이중 다이오드(back-to-back double diode)를 형성하는 서문(opening paragraph)에 언급된 종류의 디바이스를 개시하고 있다. 이중 다이오드는, 표면(11)과 인접하며, 마찬가지로 표면에 인접한 제 1 전도형의 제 2 다이오드 지역(zone)(6)에 의해 횡방향으로 둘러싸인 제 2 전도형의 제 1 다이오드지역(7)을 포함한다. 표면에 인접하고 제 1 다이오드 지역(7)에 의해 완전히 둘러싸이는, 제 1 전도형의 제 3 다이오드 지역(22)이 존재한다. 참조 번호에관해서는 미국 특허 제3,648,129호의 제 6 도를 참조하길 바란다. 이중 다이오드는 한편의 제 1 다이오드 지역(7)과 다른 한편의 제 2 및 제 3 지역(6,22) 사이의 pn 접합에 의해 형성된다. 제 3 다이오드 지역(22)은 게이트 전극에 연결되고 제 2 다이오드 지역(6)은 전계 효과 트랜지스터의 소스 전극(source electrode)에 연결된다. 따라서, 배면 결합된 이중 다이오드는 전계 효과트랜지스터의 게이트 전극과 소스 전극 사이에 형성된다. 이중 다이오드는 게이트 상의 포지티브 및 네거티브 간섭 전압 모두에 의해 파괴되고, 이에 의해 전하는 게이트로부터 소스로 이동된다. 따라서, 게이트 전극에는 높은 간섭전압이 나타나지 않게 된다.
전술한 공지의 디바이스는 고주파를 매우 빨리 스위칭할 수 없다는 결점을 갖는다.
본 발명의 주 목적은 상기 결점을 제거하는데 있다.
본 발명의 디바이스에 따르면, 반도체 본체의 표면에는 국부적으로 함몰된 필드 산화물(locally recessed field oxide)이 마련되고, 보호 디바이스는, 표면 및 필드 산화물과 인접하며 표면 영역보다 높은 도핑 레벨을 갖는 제 2 전도형의 콜렉터 및 이미터 영역과, 필드 산화물 하부에 위치하며 표면 영역보다 높은 도핑레벨을 갖는 제 1 전도형의 베이스 영역을 갖는 래터럴 바이폴라 트랜지스터를 구비하며, 상기 콜렉터 영역은 게이트 전극과 전기적으로 연결되며, 이미터 영역은 소스 영역과 전기적으로 연결되는 것을 특징으로 한다.
이에 의해 전계 효과 트랜지스터는 고주파를 보다 빨리 스위칭할 수 있다.
본 발명은 공지된 반도체 디바이스 내의 보호 디바이스가 전계 효과트랜지스터의 고주파 특성에 악영향을 일으킨다는 인식에 도대를 두고 있다. 본 발명에 따르면, 고주파에 보다 적합한 보호 디바이스가 선택된다. 캘리포니아 소재 래티스 출판사에 의해 출간된 울프(Wolf)의 저서 "Silicon Processing for the VLSI Era"의 2 부, 제 441-446 쪽에는 다이오드 브레이크다운(diode breakdown), 노드간 펀치스루(node-to-node punchthrough), 전계 효과 브레이크다운(field effect breakdown), 기생 pnpn 다이오드 래치업(parasitis pnpn diode latchup)과 같은 효과를 이용한 전계 효과 트랜지스터용 범용 보호디바이스의 개요가 기술되고 있다. 그러나, 고주파에 대한 이러한 보호 디바이스의 적합성(suitability)은 논의되지 않고 있다.
본 발명에 따르면, 래터럴 바이폴라 트랜지스터가 보호 디바이스에 사용된다. 이러한 보호 디바이스는 울프의 인용 저서에는 공지되어 있지 않지만, 필드 산화물 하부의 베이스 영역을 갖는 래터럴 트랜지스터를 포함하는 보호디바이스가 유럽 특허 출원 제 225 586 A1 호에 기술되어 있다. 그러나, 이러한 보호 디바이스는 매우 높은 스위칭 속도(switching rate)를 갖는 트랜지스터에 사용될 때 만족스럽지 못하다는 상기 특허 출원 명세서 제 7 쪽의 제 2 단락에 주목해야 한다. 그럼에도 불구하고, 이러한 보호 디바이스는 놀랍게도 전계 효과 트랜지스터의 극히 높은 스위칭 주파수(UHF)에서는 실제로 만족스럽다는 것을 알게 되었다.
이미터 영역은 금속 전도체 트랙(metal conductor track)을 경유하여 소스영역에 연결될 수 있다. 바람직한 실시예에서, 전계 효과 트랜지스터의 소스영역은 동시에 보호 디바이스의 래터럴 트랜지스터의 이미터 영역이 된다. 따라서, 소스영역 및 이미터 영역 사이에 추가적인 저항을 형성하는 전도체 트랙이 존재하지 않기 때문에 보호 디바이스는 보다 빨리 작동한다. 또한, 보호 디바이스는 반도체 표면상의 공간을 적게 차지한다.
본 발명에 따른 보호 디바이스는 바람직하게는 전계 효과 트랜지스터의 각각의 소스 및 드레인 영역이 채널 영역 및 표면에 인접하고 소스 및 드레인 영역의 나머지보다 낮은 도핑 레벨을 갖는 확장 영역(extension region)을 포함하는 동시에, 제 2 전도형의 도펀트 원자를 갖는 산화물층이 확장 영역 및 필드 산화물 위에 존재하며, 바이폴라 트랜지스터의 콜렉터 영역과 전계 효과 트랜지스터의 게이트를 전기적으로 연결하는 전도체 트랙이 필드 산화물 및 산화물층 위에 제공되는 것을 특징으로 하고 있다. 또한 보호 디바이스는 소위 준자기 정렬 금속 게이트 구조(quasi self-aligned metal gate structure)를 갖는 트랜지스터를 포함한다. 그와 같은 구조에 있어서, 채널 영역은 소스 및 드레인의 확장 영역과 동시에 자기 정렬 방식으로 형성된다. 게이트 전극은 채널 영역 모서리의 비교적 두꺼운 산화물층 상에 위치하여, 금속 게이트 전극과 소스 및 드레인 영역 사이의 중첩 캐패시턴스(overlap capacitance)는 작아지며, 따라서 트랜지스터는 고주파에 매우 적합하게 된다. 래터럴 바이폴라 트랜지스터의 콜렉터 영역과 전계 효과 트랜지스터의 게이트를 전기적으로 연결하는 전도체 트랙은 필드 산화물 및 산화물층 위에 마련된다. 필드 산화물 및 산화물층에 의해 형성된 비교적 두꺼운 유전층으로 인해, 상기 전도체 트랙과 표면 영역사이의 캐패시턴스 용량이 매우 작으며, 따라서 이 디바이스는 고주파에 더욱 적합하다.
본 발명은 실시예 및 첨부된 도면을 참조한 예에 의해 이후 보다 상세히 설명될 것이다.
도면은 단지 개략적으로 도시되며 실척으로 도시되고 있지는 않다.
제 1 도는 표면(4)과 인접하는 제 1 전도형의 표면 영역(5)을 갖는 반도체 본체(3)를 구비한 반도체 디바이스의 단면도로서, 그 내부의 절연 게이트(6)를 갖는 전계 효과 트랜지스터(1)에는 표면 영역(5)에 위치하는 표면영역의 전도형과 반대인 제 2 전도형의 소스 영역(7) 및 드레인 영역(8)과, 소스 영역(7)과 드레인 영역(8) 사이에 위치하는 제 1 전도형의 채널 영역(9)이 마련되며, 채널 영역(9)위에 위치한 금속 게이트 전극(6)은 절연층(10)에 의해 채널 영역(9)으로부터 분리되며 과전압에 대해 두 개의 pn접합을 갖는 보호 디바이스(2)를 구비하고 있다.
이러한 디바이스에서, 채널 영역(9)과 함께 게이트 전극(6)은 유전체로서의 절연층(10)을 갖는 입력 캐패시터를 형성한다. 이러한 입력 캐패시터는 디바이스의 스위칭 동안 충전 또는 방전된다. 이러한 캐패시터는 본 실시예에서 낮은 전기 저항을 갖는 알루미늄으로 제조된 금속 게이트 전극(6)의 사용으로 인해 매우 빨리 충전될 수 있다. 종종 사용되는 금속 실리사이드 상부층이 제공된 도핑된 다결정 실리콘(polycrystalline silicon)으로 제조된 게이트 전극은 저항값이 매우 높기 때문에 실제 사용시에 적합하지 않다는 것을 알게 되었다. 금속 게이트 전극(6)으로 인해, 디바이스는 약 500MHz를 초과하는 고주파 용도에 특히 적합한 작은 RC 정수(small RC constant)를 갖는다. 보호 디바이스(2)는 게이트 전극(6)에 인가되는 실제로 피할 수 없는 높은 간섭 전압에 의해 절연층(10)이 파괴되지 않도록 보장한다.
보호 디바이스내의 pn 접합이 배면 결합된 이중 다이오드를 형성하는 서문에 언급된 종류의 디바이스는 공지되어 있다. 이중 다이오드는 표면에 제공되어 있으며 제 1 p형 표면 영역에 의해 둘러싸여 있는 n웰을 갖는 pnp 구조(pnp structure)를 포함하는 한편, 제 2 p형 표면 영역은 n웰내에 제공된다. 이중 다이오드는 한편의 n웰과 다른 한편의 p형 표면 영역 사이의 pn 접합에 의해 형성된다. 실제로, n웰은 종종 전계 효과 트렌지스터의 소스 및 드레인 영역과 상이하게 도핑된다. n웰을 둘러싸는 제 1 p형 영역은 소스 전극에 연결되고, n웰내 제 2 p형 영역은 전계 효과 트랜지스터의 게이트에 연결된다. 따라서, 배면결합된 이중 다이오드는 전계 효과 트랜지스터의 게이트 전극과 소스 사이에 형성된다. 이중 다이오드는 게이트 전극에 인가되는 포지티브 및 네거티브 간섭전압에 의해 브레이크다운(breakdown)되고, 전하는 게이트 전극으로부터 소스로 이동된다. 그러면, 높은 간섭 전압은 게이트에 나타나지 않을 것이다.
공지된 디바이스는 고주파를 매우 빨리 스위치할 수 있다는 결점을 갖는다.
본 발명에 따른 디바이스에서, 반도체 본체(3)의 표면(4)에는 국부적으로 함몰된 필드 산화물(15)(LOCOS)이 마련되고, 보호 디바이스(2)는 표면(4) 및 필드산화물(15)과 인접하는 한편 표면 영역(5)보다 강하게 도핑된 제 2 전도형의 콜렉터 영역(16) 및 이미터 영역(17)과, 필드 산화물(15) 아래에 위치하며 표면영역(5)보다 강하게 도핑된 베이스 영역(18)을 포함하는 래터럴 바이폴라 트랜지스터를 포함하며, 상기 콜렉터 영역(16)은 게이트 전극(6)과 전기적으로 연결되며, 이미터 영역(17)은 소스 영역(7)과 전기적으로 연결된다. 이러한 반도체 디바이스는 고주파를 매우 빨리 스위칭할 수 있다. 본 발명에 따른 보호디바이스에서, 래터럴 트랜지스터의 콜렉터 및 이미터 영역과 전계 효과 트렌지스터의 소스 및 드레인 영역에 대해 동일한 도핑 농도가 사용될 수 있다. 래터럴 바이폴라 트랜지스터의 베이스 영역의 도핑 농도는 바이폴라 트랜지스터의 소정의 브레이크다운 전압에 맞게 적합시킬 수도 있다.
본 발명은 공지의 반도체 디바이스의 보호 디바이스(2)가 RC 정수를 증가시키는 비교적 큰 용량성 부하(capacitive load)를 형성한다는 인식에 토대를 두고 있다. 공지된 디바이스의 보호 디바이스의 스위치가 온으로 되지 않는 경우, n웰내 제 2 p형 표면 영역과 n웰 자신 사이의 블로킹된 pn 접합은 게이트 전극과 채널 영역에 의해 형성되는 전계 효과 트랜지스터의 입력 캐패시터와 병렬로 연결되는 캐패시터를 형성한다. n웰이 제 2 p형 영역을 둘러싸고, n웰 및 제 2 p형 표면 영역이 비교적 강하게 도핑되었기 때문에, 이러한 캐패시터는 비교적 그 용량이 크게 되며, 따라서, 디바이스의 RC 정수는 증가한다. 본 발명에 따르면, 고주파에 보다 적합한 보호 디바이스가 선택된다.
MOS 트랜지스터용 범용 보호 디바이스는 다이오드 브레이크다운, 노드간 펀치스루, 전계 효과 브레이크다운, 기생 pnpn 다이오드 래치업과 같은 효과를 이용한다. 그러나, 본 발명에 따르면, 래터럴 바이폴라 트랜지스터가 보호디바이스에 사용된다. 이러한 보호 디바이스는 자체적으로 공지되어 있지만, 이러한 보호 디바이스는 극도로 높은 스위칭 속도를 갖는 트랜지스터에 사용될 때 만족스럽지 못한것으로 알려져 있다. 그럼에도 불구하고 이러한 보호디바이스는 전계 효과 트랜지스터의 극히 높은 스위칭 주파수(UHF)에서는 실제로 만족스럽다는 것을 알게 되었다. 본 발명에 따른 보호 디바이스의 게이트 전극(6) 및 채널 영역(9)에 의해 형성되는 입력 캐패시터의 용량성 부하는 매우 작다는 것을 알게 되었다. 그 이유는, 콜렉터 영역(16)과 베이스 영역(18)사이의 pn 접합(20)만이 보호 디바이스에 의해 형성되는 캐패시턴스에 크게 기여하기 때문이라고 생각된다. 콜렉터 영역(16)과 표면 영역(5) 사이의 pn 접합은 표면 영역(5)의 비교적 낮은 도핑 레벨로 인해 캐패시턴스에 크게 기여하지는 않는다.
제 1 도의 바람직한 실시예에서, 전계 효과 트랜지스터(1)의 소스 영역(7)은 동시에 보호 디바이스(2)의 래터럴 트랜지스터의 이미터 영역(17)으로 된다. 추가적인 저항을 형성하는 소스 영역(7)과 이미터 영역(17) 사이에 전도체 트랙이 존재하지 않기 때문에 보호 디바이스(2)는 보다 빨리 작동한다. 보호디바이스(2) 자체의 RC 정수는 보다 낮아진다. 더우기, 현재의 보호 디바이스(2)는 반도체 표면(4)상의 공간을 보다 적게 차지한다.
제 1 도에서, 본 발명에 따른 디바이스는 각각 소스 영역(7)과 드레인 영역(8)의 나머지 영역보다 약하게 도핑되며 채널 영역(9) 및 표면(4)과 각각 인접하는 확장 영역(27, 28)을 포함하는 소스 영역(7) 및 드레인 영역(8)을 갖는 전계 효과 트랜지스터를 포함하며, 제 2 전도형의 도펀트 원자가 제공된 산화물층(30)은 확장 영역(27, 28) 및 필드 산화물(15)위에 존재하며, 바이폴라 트랜지스터의 콜렉터 영역(16)과 전계 효과 트랜지스터(1)의 게이트 전극(6)을 전기적으로 연결하는전도체 트랙(26)이 필드 산화물(15) 및 산화물층(30) 위에 마련된다. 이 경우, 디바이스는 소위 준 자기 정렬 금속 게이트 구조를 갖는 트랜지스터를 포함한다. 채널 영역(9)은 자기 정렬 방식으로 소스 영역(7) 및 드레인 영역(8)의 확장 영역(27, 28)과 동시에 형성된다. 그 후, 게이트 전극이 채널 영역(9) 모서리의 비교적 두꺼운 산화물층(30)상에 위치하여, 금속 게이트 전극(6)과 소스 영역(27) 및 드레인 영역(28) 사이의 중첩 캐패시턴스(overlap capacitance)가 작아지며, 따라서 트랜지스터는 고주파에 매우 적합하게 된다. 바이폴라 트랜지스터의 콜렉터 영역(16)과 전계 효과 트랜지스터(1)의 게이트 전극(6)을 전기적으로 연결하는 반도체 트랙(26)은 필드 산화물(15) 및 산화물층(30) 위에 마련된다. 필드 산화물(15) 및 산화물층(30)에 의해 형성된 비교적 두꺼운 유전층으로 인해 상기 전도체 트랙(26)과 표면 영역(5) 사이의 캐패시턴스 용량은 매우 작으며, 따라서 이 디바이스는 고주파에 더욱 적합하다. 필드 산화물(15) 및 도펀트 원자를 갖는 산화물층(30)의 두께는, 전도체 트랙(26)과 표면 영역(5)간의 최적 분리가 주어진 디바이스의 기하적 배치에 따라 선택될 수 있도록 될 수 있다. 트랜지스터의 래터럴 분리(수평 분리)를 위해 소위 채널 스토퍼(channel stoppers)라 하는 필드 산화물 아래에 도핑된 영역(31)을 갖는 국부적으로 함몰된 필드 산화물 영역(35)이 반도체 디바이스에 사용될 수 있다. 채널 스토퍼(31)의 도핑 농도는 래터럴 바이폴라 보호트랜지스터의 베이스 영역에 대한 소정의 도핑 농도로 조절될 수도 있다.
제 1 도의 디바이스는 다음과 같이 제조된다. 10Ω cm의 전도율을 갖는 p형의 실리콘 반도체 본체(3)로부터 시작하며, 얇은 산화물 및 질화물층을 포함하는LOCOS 마스크(LOCOS mask)는 일반적인 방식으로 제공된다. 실리콘 표면(4)은 첫째 상기 마스크의 개구부에 0.4㎛ 깊이로 에칭되고, 순차적으로 3 × 1015cm-2의 도핑을 갖는 B 원자의 주입법을 통해 채널 스토프(31) 및 베이스 영역(18)이 마련된다. 그 후, 필드 산화물(15, 35)은 열 스팀(hot steam)을 이용한 일반적인 방식으로 0.5㎛까지 성장된다. 그 후, LOCOS 마스크는 제거된다. 다시 표면은 마스킹 산화물층 내로 산화되고, 산화후, 콜렉터 영역(16)과, 이미터 영역(17)과, 소스 및 드레인 영역(7, 8)에 대한 개구부(openings)가 상기 마스킹 산화물 내에 마련된다. 이어서, 6 × 1015cm2P 원자가 구멍을 통해 주입되고 활성하되며, 따라서 n+형 층이 생성된다. 마스킹 산화물은 표면으로부터 다시 제거된다. 이어서, 표면(4)에는 P 원자로 도핑된 0.5㎛ 두께의 산화물층(30)(SILOX)이 마련되며, 이어 이러한 산화물층은 상기 채널 영역(9)에서 제거된다. 그 후, 절연층(10), 게이트 산화물 및 확장 영역(27, 28)이 산화분위기내에서 온도 단계를 이용한 층(30)으로부터 확산을 이용해 n형 도핑 영역을 갖는다. 그 후, 콜렉터 영역(16)과, 이미터/소스 영역(17, 7)과 드레인 영역(8)의 접속을 위한 컨택트홀(contact holes)이 산화물층(30)내에 마련된다. 이어서, 알루미늄 전도체층(26, 6)이 마련되어 패턴화된다. 일반적인 방식으로 피막되어 최종적으로 제공되는 반도체 디바이스가 제공된다. 이러한 반도체 디바이스는 900MHz를 초과하는 주파수에 대해 적합하다.
예를 들어, 이온 주입법 및 SILOX 증착법과 같은 반도체 디바이스의 제조를 위한 소정 기법들이 앞서 사용되었지만, 예를 들어, TEOS(tetraethoxy silane)로부터의 확산법 또는 증착법과 같은 다른 기법의 사용이 본 발명의 본질을 훼손하지 않을 것이라는 것은 분명할 것이다.
본 발명이 전술한 실시예에 제한되지 않고, 많은 변경들이 본 발명의 범주내에시 가능하다는 것은 분명할 것이다. 따라서, 예를 들어, 단일 전계 효과 트랜지스터(1) 대신에 소위 4극 진공관(tetrode)이라고 하는 이중 전계 효과 트랜지스터가 사용될 수 있다. 반도체 본체에 보호 디바이스를 구비한 몇몇의 트랜지스터를 제공하는 것이 가능하다. 보호 디바이스의 래터럴 트랜지스터의 이미터, 베이스 및 콜렉터 영역의 도핑 농도는 래터럴 트랜지스터 스위치가 스스로 온되는 소정의 전압에 적합할 것이라는 것은 당업자에게는 분명할 것이다. 더우기, 언급된 물질과 다른 물질이 사용될 수도 있다. 따라서, 예를 들어 반도체 본체는 III-IV 화합물로 제조될 수도 있다.
제 1 도는 본 발명의 일실시예에 따른 전계 효과 트랜지스터에 보호디바이스로서 래터럴 바이폴라 트랜지스터를 구비한 반도체 디바이스의 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 전계 효과 트랜지스터 2 : 보호 디바이스
3 : 반도체 본체 4 : 표면
5 : 표면 영역 6 : 게이트 전극
7 : 소스 영역 8 : 드레인 영역
Claims (5)
- 500MHz 이상의 주파수에서 동작가능한 반도체 디바이스로서,포면(surface)과 인접하는 제 1 전도형의 표면 영역을 갖는 반도체 본체를 구비하고, 상기 반도체 본체 내부에는 절연 게이트(insulated gate)를 갖는 전계 효과 트랜지스티(field effect transistor)가 제공되며, 상기 전계 효과 트랜지스터는 상기 표면 영역 내의 상기 제 1 전도형과 반대인 제 2 전도형의 소스 및 드레인 영역과, 상기 소스와 드레인 영역 사이에 위치하는 상기 제 1 전도형의 채널 영역을 포함하며, 상기 채널 영역 위에 위치한 게이트 전극(a gate electrode)이 절연층(insulated layer)에 의해 상기 채널 영역으로부터 분리되어 있으며, 과전압(excessive voltages)에 대한 보호 디바이스(protection device)가 제공되며, 상기 반도체 본체의 표면에는 국부적으로 함몰된 필드 산화물(field oxide)이 제공되어 있고, 상기 보호 디바이스는, 상기 표면 및 상기 필드 산화물과 인접하며 상기 표면 영역보다 높은 도핑 레벨을 갖는 상기 제 2 전도형의 콜렉터 및 이미터 영역을 갖는 래터럴 바이폴라 트랜지스터(lateral bipolar transistor)를 포함하며, 상기 게이트는 상기 콜렉터에 전기적으로 접속되어 있으며,상기 게이트의 재료는 금속이고, 상기 이미터 영역은 상기 소스 영역과 일체로(integra1ly) 형성되는반도체 디바이스.
- 제 1 항에 있어서,상기 전계 효과 트랜지스티의 소스 및 드레인 영역의 각각은, 상기 채널 영역 및 상기 표면과 인접하며 상기 소스 및 드레인 영역의 나머지 부분보다 낮은 도핑 레벨을 갖는 확장 영역을 포함하며, 상기 제 2 전도형의 도펀트 원자(dopant atoms)를 포함하는 산화물층이 상기 확장 영역과 상기 필드 산화물층 위에 위치하며, 상기 바이폴라 트랜지스터의 상기 콜렉터 영역과 상기 전계 효과 트랜지스터의 게이트를 전기적으로 연결하는 전도체 트랙(conductor track)은 상기 필드 산화물 및 상기 산화물층 위에 제공되는 반도체 디바이스.
- 과전압에 대한 보호 기능을 가지며 고주파수에 동작가능한 반도체 디바이스로서,제 1 전도형의 표면 영역 및 인접 표면을 갖는 반도체 본체와,상기 반도체 본체 내에 위치하는 전계 효과 트랜지스터와,과전압에 대해 상기 전계 효과 트랜지스티를 보호하기 위한 보호 디바이스를 포함하고,상기 전계 효과 트랜지스터는 상기 표면 영역 내에 상기 제 1 전도형과 반대인 제 2 전도형의 소스 및 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 위치한 상기 제 1 전도형의 채널 영역과, 상기 채널 영역 상의 게이트 전극과, 상기 게이트 전극과 상기 채널 영역을 분리하는 절연층을 포함하고,상기 보호 디바이스는 국부적으로 함몰된 필드 산화물을 갖는 상기 반도체본체의 상기 표면과, 래터럴 바이폴라 트랜지스터를 포함하며, 상기 래터럴 바이폴라 트랜지스터는 (i) 상기 표면 및 상기 국부적으로 함몰된 필드 산화물과 인접하며 상기 표면 영역보다 더 높은 도핑 레벨을 갖는 상기 제 2 전도형의 콜렉터 및 이미터 영역과, (ii) 상기 국부적으로 함몰된 필드 산화물과 상기 표면 영역 사이에 위치하며 상기 표면 영역보다 더 높은 도핑 레벨을 갖는 상기 제 1 전도형의 베이스 영역을 포함하며,상기 전계 효과 트랜지스터의 상기 게이트의 재료는 금속이며, 금속 전도체 트랙이 상기 콜렉터 영역에 직접 접촉하며, 상기 금속 게이트 전극은 상기 콜렉터 영역과 상기 게이트 전극을 전기 접속하며, 상기 이미티 영역은 상기 소스 영역과 일체화되고, 상기 전계 효과 트랜지스터와 상기 보호 디바이스는 적어도 500 MHz의 주파수에서 동작가능한 반도체 디바이스.
- 제 3 항에 있어서,상기 전계 효과 트랜지스터의 소스 및 드레인 영역은 각각 상기 채널 영역 및 표면에 인접한 확장 영역을 포함하며 상기 소스 및 드레인 영역의 잔여부분보다 낮은 수준의 도핑 농도를 가지며, 상기 제 2 전도형의 도펀트 원자들을 구비하는 산화물층은 상기 확장 영역 및 상기 필드 산화물 위에 위치하며, 상기 바이폴라 트랜지스터의 상기 콜렉터 영역을 상기 전계 효과 트랜지스터의 게이트에 전기 접속하는 전도체 트랙이 상기 필드 산화물 및 상기 산화물층 위에 위치하는 반도체 디바이스.
- 제 4 항에 있어서,상기 금속 전도체 트랙 및 상기 금속 게이트는 하나의 연속하는 금속 스트립으로 이루어지는 반도체 디바이스.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BE09301145 | 1993-10-27 | ||
| BE9301145A BE1007672A3 (nl) | 1993-10-27 | 1993-10-27 | Hoogfrequent halfgeleiderinrichting met beveiligingsinrichting. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950012709A KR950012709A (ko) | 1995-05-16 |
| KR100355514B1 true KR100355514B1 (ko) | 2002-12-18 |
Family
ID=3887474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940027388A KR100355514B1 (ko) | 1993-10-27 | 1994-10-26 | 반도체디바이스 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5719428A (ko) |
| EP (1) | EP0651441A1 (ko) |
| JP (1) | JPH07202197A (ko) |
| KR (1) | KR100355514B1 (ko) |
| BE (1) | BE1007672A3 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0225586A1 (en) * | 1985-12-03 | 1987-06-16 | SGS MICROELETTRONICA S.p.A. | An overvoltage protection circuit for an integrated MOS device |
| EP0381280A1 (en) * | 1989-02-01 | 1990-08-08 | Koninklijke Philips Electronics N.V. | Method of manufacturing an integrated circuit with a protection element |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3764864A (en) * | 1966-03-29 | 1973-10-09 | Matsushita Electronics Corp | Insulated-gate field-effect transistor with punch-through effect element |
| NL162792C (nl) * | 1969-03-01 | 1980-06-16 | Philips Nv | Veldeffecttransistor met geisoleerde stuurelektrode, die met een beveiligingsdiode met ten minste een pn-overgang is verbonden. |
| US3739238A (en) * | 1969-09-24 | 1973-06-12 | Tokyo Shibaura Electric Co | Semiconductor device with a field effect transistor |
| JPS6010765A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
| US5225896A (en) * | 1989-02-01 | 1993-07-06 | U.S. Philips Corporation | Protection element and method of manufacturing same |
| JPH0779101B2 (ja) * | 1989-05-24 | 1995-08-23 | 株式会社東芝 | 半導体装置の製法 |
| US5374565A (en) * | 1993-10-22 | 1994-12-20 | United Microelectronics Corporation | Method for ESD protection improvement |
-
1993
- 1993-10-27 BE BE9301145A patent/BE1007672A3/nl not_active IP Right Cessation
-
1994
- 1994-10-19 EP EP94203033A patent/EP0651441A1/en not_active Withdrawn
- 1994-10-26 KR KR1019940027388A patent/KR100355514B1/ko not_active IP Right Cessation
- 1994-10-27 JP JP6264000A patent/JPH07202197A/ja active Pending
-
1996
- 1996-05-24 US US08/656,994 patent/US5719428A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0225586A1 (en) * | 1985-12-03 | 1987-06-16 | SGS MICROELETTRONICA S.p.A. | An overvoltage protection circuit for an integrated MOS device |
| EP0381280A1 (en) * | 1989-02-01 | 1990-08-08 | Koninklijke Philips Electronics N.V. | Method of manufacturing an integrated circuit with a protection element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202197A (ja) | 1995-08-04 |
| KR950012709A (ko) | 1995-05-16 |
| US5719428A (en) | 1998-02-17 |
| EP0651441A1 (en) | 1995-05-03 |
| BE1007672A3 (nl) | 1995-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5264719A (en) | High voltage lateral semiconductor device | |
| US6399990B1 (en) | Isolated well ESD device | |
| US4697199A (en) | Semiconductor protection device having a bipolar transistor and an auxiliary field effect transistor | |
| US4101922A (en) | Field effect transistor with a short channel length | |
| US20010045616A1 (en) | Semiconductor device having an inductor and method for manufacturing the same | |
| TWI408779B (zh) | 半導體裝置之形成方法及其結構 | |
| US6268621B1 (en) | Vertical channel field effect transistor | |
| JP2666996B2 (ja) | 放射線耐度改善型ｍｏｓトランジスタ | |
| JPH0357614B2 (ko) | ||
| JPH0656888B2 (ja) | 半導体装置 | |
| US5985722A (en) | Method of fabricating electrostatic discharge device | |
| US5903032A (en) | Power device integration for built-in ESD robustness | |
| JPH0457111B2 (ko) | ||
| KR0170774B1 (ko) | 낮은 콜렉터저항을 갖도록 얇고 유전체에 의해 격리된 영역으로 구성되는 트랜지스터의 구조 | |
| JP3590207B2 (ja) | Ｍｏｓキャパシタ | |
| US6525392B1 (en) | Semiconductor power device with insulated circuit | |
| US6573550B2 (en) | Semiconductor with high-voltage components and low-voltage components on a shared die | |
| US6146982A (en) | Method for producing a low-impedance contact between a metallizing layer and a semiconductor material | |
| US5773338A (en) | Bipolar transistor with MOS-controlled protection for reverse-biased emitter-based junction | |
| US5777346A (en) | Metal oxide semiconductor controlled thyristor with an on-field effect transistor in a trench | |
| KR100355514B1 (ko) | 반도체디바이스 | |
| US6236100B1 (en) | Semiconductor with high-voltage components and low-voltage components on a shared die | |
| JP2825038B2 (ja) | 半導体装置 | |
| JPS6262069B2 (ko) | ||
| US5962898A (en) | Field-effect transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |