KR100339672B1 - 높은 동적 범위의 디지털 플럭스게이트 자력계 - Google Patents

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글렌 에이치. 렌젠, 주니어
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Abstract

신호 처리 알고리즘에서 사용하도록 자기 신호를 디지털화하기 위해 디지털 논리와 고해상도 디지털-대-아날로그 변환기(40)을 사용하는 개선된 디지털 플럭스게이트 자력계(20)이 제공된다. 이 자력계는 발진기 신호를 출력하는 발진기(1) 및 상기 발진기에 결합된 구동 코일(13a), 피드백 코일(13b), 및 센스 코일(13c)를 갖는 자기 플럭스게이트 센서(13)을 포함한다. 아날로그 승산기(14)는 상기 센스 코일과 상기 발진기에 결합되어 아날로그 저역 통과 필터(21)에 신호를 출력한다. 비교기(22)는 아날로그 승산기에 결합되며, 레지스터(23)은 상기 비교기의 출력에 따라 논리 1 또는 논리 0을 출력한다. 디지털 필터(27)은 레지스터의 출력을 수신하며 디지털 플럭스게이트 자력계의 디지털 출력을 생성한다. 고해상도 디지털-대-아날로그 변환기(40)은 센서의 피드백 루프 내에 있는 레지스터 및 자기 플럭스 게이트 센서의 피드백 코일 사이에 결합된다. 디지털-대-아날로그 변환기는 센서의 동적 범위를 충분히 표현하는데 필요한 대단히 높은 (전형적으로 22 비트보다 큰) 해상도의 디지털화된 출력을 생성한다.

Description

높은 동적 범위의 디지털 플럭스게이트 자력계{HIGH DYNAMIC RANGE DIGITAL FLUXGATE MAGNETOMETER}
본 발명의 양수인은 다양한 자기 데이타 처리 알고리즘을 사용하여 3-축 플럭스게이트 자력계 센서로부터의 데이타를 처리하는 자기 센서를 설계 및 제조한다. 이와 같은 자기 데이타 처리 알고리즘은 '이중 쌍극자 검출 및 로컬화'라는 제목의 미국특허 제5,239,474호, '개선된 이중 쌍극자 모멘트 검출기 및 로컬화기'라는 제목의 미국특허 출원번호 제 08/6111,291호, 및 1996년 3월 5일 출원된 '자기 쌍극자를 로컬화하기 위한 자력계 데이타의 처리'라는 제목의 미국특허 출원번호 제 08/611,352호에 공개되어 있다. 지금까지의 플럭스게이트 자력계 센서는, 자력계 출력으로서 아날로그 적분기의 출력을 사용한다. 그 다음, 이 신호는 (전형적으로 20 이상의) 많은 수의 해상도 비트(bits of resolution)를 갖는 아날로그-대-디지털(A/D) 변환기를 사용하여 디지털화된다. 이것은 현재 대략 22비트 해상도로 제한된, 크고, 값비싸며, 전력 소모량이 많은 아날로그-대-디지털 변환기의 사용을 요구한다.
이들 종래 기술의 자기 센서 시스템들은 아날로그 자기 플럭스게이트 센서를 사용하며, 이를 고해상도의 아날로그-대-디지털 변환기와 결합하여 디지털 출력을 생성한다. 이 고해상도의 A/D 변환기는 현재 대략 22비트 이하의 동적 범위로 제한되어 있다. 고해상도의 A/D 변환기는 비싸다. 고해상도 A/D 변환기들은 물리적으로 크다. 고해상도 A/D 변환기들은 많은 전력을 소모한다. 게다가, 아날로그 플럭스게이트 센서들에 사용되는 아날로그 적분기는, 센서 출력 신호에서의 로우 레벨 드리프트를 유발하여 목표물의 검출 및 추적 용도에 제한을 가한다.
상술한 종래의 플럭스게이트 자력계 센서의 한계를 극복하기 위해 본 발명의 양수인에 의해 현재 이용되는 임시 방편의 측정은, 플럭스게이트 자력계에 의해 측정된 자계로부터 지자기에 기인하는 측정된 자계의 큰 상수부를 감산(제거)하는 것이다. 그 다음, 감소된 해상도의(12 내지 16비트) 아날로그-대-디지털 변환기를 사용하여 나머지 신호가 디지털화된다. 이 기법은 자력계 센서가 지자기에 관하여 일정한(stationary) 경우에만 적용된다. 플럭스게이트 자력계 센서에 고해상도 디지털화를 제공하기 위한 다른 방법은 1996년 4월 23일 출원된 '디지털 플럭스게이트 자력계'라는 제목의 미국특허 출원번호 제08/636,617호, 및 '진보된 디지털 플럭스게이트 자력계'라는 제목의 미국특허번호 제 5,652,512호에 공개되어 있다.
따라서, 본 발명의 목적은 상술한 종래의 아날로그 자력계를 개선한 디지털 플럭스게이트 자력계를 제공하는 것이다.
<발명의 요약>
상기 목적 및 다른 목적들을 달성하기 위해, 본 발명은, 신호 처리 알고리즘에 의해 사용될 수 있도록 자기 신호를 디지털화하기 위해 디지털 논리 및 고해상도 디지털-대-아날로그 변환기를 사용하는 개선된 디지털 플럭스게이트 자력계 센서를 제공하는 것이다. 센서의 피드백 루프 내에 고해상도 디지털-대-아날로그 변환기를 병합시킴으로써, 정밀한 (그리고 값비싼) 아날로그-대-디지털 변환기가 덜 비싸고 저전력의 아날로그-대-디지털 변환기로 대체된다. 또한, 본 발명의 디지털 플럭스게이트 자력계 센서는 아날로그 적분기를 사용하는 종래의 자력계 센서와는 달리 드리프트하지 않는다.
보다 상세하게는, 디지털 플럭스게이트 자력계는, 신호 처리 알고리즘에 의해 사용되는 자기 신호를 디지털화하기 위해 디지털 논리의 고해상도의 디지털-대-아날로그 변환기를 사용한다. 자력계는 발진 신호를 출력하는 발진기, 및 발진기에 결합된 구동 코일과 피드백 코일과 센서 코일을 갖는 자기 플럭스게이트 센서를 포함한다. 아날로그 승산기는 센서 코일 및 발진기 결합되어 아날로그 저역 통과 필터로 신호를 보낸다. 비교기는 아날로그 승산기에 결합되고, 레지스터는 비교기에 결합되어 비교기의 출력에 따라 논리 1 또는 논리 0을 출력한다. 디지털 필터는 레지스터의 출력을 처리하여 자력계의 디지털 출력을 생성한다. 고속의 디지털 클럭은 클럭 신호를 레지스터와 디지털 필터에 결합시킨다. 고해상도의 디지털-대-아날로그 변환기는 센서의 피드백 루프 내에 있는 자기 플럭스게이트 센서의 피드백 코일과 레지스터 사이에 결합된다.
본 발명은 대단히 높은 해상도의 디지털화된 출력을 생성하는 플럭스게이트 자력계이다. 이러한 높은 정밀도(전형적으로 22비트 이상)는 센서의 동적 범위를충분히 표현하기위해서 필요하다. 본 발명은 고해상도의(전형적으로 20비트 이상) 아날로그-대-디지털 변환기를 더 적은 전력을 소모하는 유사한 크기의 디지털-대-아날로그 변환기로 대체함으로써 종래의 아날로그 자력계에 비해 자력계의 전력 소모를 감소시키고 있다.
본 발명은, 전형적으로 플럭스게이트 자력계 센서 내에 사용되는 불완전한 아날로그 적분기에 의해 유발되는 저주파 회로 잡음 및 드리프트를 제거한다. 본 발명은 종래의 아날로그 자력계 센서에 비해 자력계의 크기를 감소시키는데, 이는 고해상도 아날로그-대-디지털 변환기가 고해상도 디지털-대-아날로그 변환기에 비해 상당히 크기 때문이다.
본 발명은 배경부에서 논의된 종래의 아날로그 자력계 센서의 결함을 완화시켜 준다. 본 발명은 [센서의 방향(heading)을 결정하는데 유용하며 많은 자기 신호 처리 알고리즘에 필요한] 벡터 자계값을 처리하며, 그 데이타는 종래의 AC 결합된 디지털화 처리 동안에 소실된다. 본 발명은 저주파 파형의 (고역 통과 필터링에 기인한) 왜곡을 최소화한다. 이와 같은 왜곡은 자기 처리 알고리즘 성능에 악영향을 미친다. 본 발명은 자계에 관하여 회전될 때에도 자계를 동적으로 측정한다.
본 발명은 예를 들어 항구 방어 분야에 이용될 수 있다. 본 발명의 기법은 부표와 같은 이동성 플랫폼, (어뢰를 포함한) 수중 이동체, 항공기 및 지상 수송체를 위한 변동되지 않는 안정된 플럭스게이트 벡터 센서를 제공하는데 사용된다.
본 발명은 일반적으로 자력계에 관한 것으로, 보다 구체적으로는 개선된 디지털 플럭스게이트 자력계에 관한 것이다.
도 1은 종래의 아날로그 자력계를 도시하는 도면.
도 2는 본 발명의 원리에 따른 디지털 플럭스게이트 자력계의 실시예를 도시하는 도면.
도 3은 본 발명의 원리에 따른 아날로그-대-디지털 변환기의 실시예를 도시하는 도면.
본 발명의 다양한 특징 및 이점들이 첨부된 도면을 참조한 이후의 상세한 설명으로부터 보다 쉽게 이해될 수 있을 것이다.
본 발명은 종래의 아날로그 자기 플럭스게이트 센서 기술을 사용하여 셜계된 자력계를 개선시키는 것에 관한 것이다. 도 1은 본 발명의 이해를 보다 쉽게하기 위해 도시된 종래의 아날로그 자력계(10)을 도시하는 블럭도이다. 종래의 아날로그 자력계(10)은 주파수 분할기(12)(2개의 회로에 의한 분할)를 경유하여 자기 플럭스게이트 센서(13)의 구동 코일(13a)에 결합된 신호 출력을 갖는 발진기(11)를 포함한다. 자기 플럭스게이트 센서(13)은 피드백 코일(13b)와 센서 코일(13c)도 역시 포함한다. 센서 코일(13c)는, 발진기(11)의 출력에 결합되어 발진기 신호를 수신하는 제2 입력을 갖는 아날로그 승산기(14)의 제1 입력에 결합되어 있다. 아날로그 승산기(14)의 출력은 저역 통과 필터(15)에 의해 필터링된 후 종래의 아날로그 자력계(10)의 신호 출력을 생성하는 적분기(16)에 의해 적분된다. 적분기(16)으로부터의 신호 출력은 레지스터(17)을 통해 자기 플럭스게이트 센서(13)의 피드백 코일(13b)로 입력된다.
종래의 아날로그 자력계(10)에서, 발진기(11)은 발진 신호를 생성한다. 발진기 신호의 주파수는 주파수 분할기(12)에 의해 2로 나누어지고 자기 플럭스게이트 센서(13)의 코어 물질을 구동하는데 사용된다. 코어 물질은, 저역 통과 필터 신호 파형의 각각의 2개 싸이클과 더불어 2차례 포화 상태로 유도되는 자기적으로 포화가능한 물질이다.
코어 물질의 성질은, 이 물질이 자계에 놓일 때 센서 코일(13c)가 구동 주파수의 2배 주파수에서 AC 신호를 검출하는 그러한 것이다. 이 AC 신호는 아날로그 승산기(14)에 의해 구동 코일 주파수의 2배 주파수와 승산되어 신호를 DC로 주파수 이동시킨다.
저역 통과 필터(15)에 의해 적절히 필터링된 이 DC 신호는 주변 자계 (센싱중인 자계)에 기인한 자기 플럭스게이트 센서(13)의 코어 물질측에서 본 자계와 피드백 코일(13b)에 의해 유도된 자계간의 차이를 나타낸다. 피드백 코일 및 센서 코일(13b, 13c)는 서로 다른 주파수에서 동작하기 때문에, 어떤 경우의 센서 구현시에는 이들은 센서(10)의 다른 회로에 적절히 결합된 동일한 코일이다. 따라서, 적분기(16)은 아날로그 승산기(14) 및 저역 통과 필터(15)의 출력[따라서 자기 플럭스게이트 센서(13)의 코어 물질측에서 본 자계]을 가능한한 0에 가깝게 유지하기 위해 피드백 코일(13b)로의 구동을 교정한다.
아날로그 자력계(10)이 평형 상태에 있을 때, 적분기(16)의 출력은 자기 플럭스게이트 센서(13)의 코어 물질에서 측정되고 있는 자계와 동일한 크기의 반대 신호이다. 아날로그 자력계(10)의 출력 신호는 적분기(16) 이후에 이 지점으로부터 취해진다.
많은 응용에 있어서, 출력 신호는 (대개 20 비트 이상의) 고해상도 디지털 신호를 제공하기 위해 디지털화된다. 이러한 디지털화에는 값비싼 아날로그-대-디지털 변환기가 요구된다. 본 발명은, 종래의 아날로그 플럭스게이트 자력계에 사용되는 값비싼 아날로그-대-디지털 변환기를 사용하지 않고도 디지털 출력 신호를 직접 제공하는 개선된 디지털 플럭스게이트 자력계를 제공한다.
도 2를 참조하면, 본 발명의 원리에 따른 개선된 아날로그-대-디지털 변환기(50)을 이용하는 본 발명의 원리에 따른 디지털 플럭스게이트 자력계(20)의 실시예를 도시하는 블럭도이다. 디지털 플럭스게이트 자력계(20)은 자기 플럭스게이트 센서(13)의 구동 코일(13a) 주파수 분할기(12)(2개 회로에 의한 분할)에 의해 결합된 출력 신호를 자기 플럭스게이트 센서(13)의 구동 코일(13a)로 출력하는 발진기(11)을 포함한다. 자기 플럭스게이트 센서(13)은 피드백 코일(13b)와 센서 코일(13c)도 역시 포함한다. 센서 코일(13c)은 발진기(11)의 출력에 결합되어 발진기 신호를 수신하는 제2 입력을 갖는 아날로그 승산기(14)의 제1 입력에 결합된다. 아날로그 승산기(14)의 출력은, 비교기(COMP, 22)의 제1 입력에 결합된 출력을 갖는 저역 통과 필터(LPF, 15)에 결합된다. 비교기(22)의 제2 입력은 접지에 결합된다.
비교기(22)의 출력은 비교기(22)의 출력에 따라 논리 1 또는 논리 0을 출력하는 레지스터(23)에 결합된다. 레지스터(23)의 신호 출력은 디지털 플럭스게이트 자력계(20)의 디지털 센서 출력을 생성하는 디지털 필터(27)에 결합된다. 고속 디지털 클럭(26)은 레지스터(23) 및 디지털 필터(27)의 클럭 입력에 결합된 클럭 신호 출력을 가지며 각각의 회로를 통해 신호를 클러킹한다.
레지스터(23)으로부터의 신호 출력은 레지스터(23)과 자기 플럭스게이트 센서(13)의 피드백 코일(13b) 사이의 피드백 루프 내에 배치된 고해상도 디지털-대-아날로그 변환기에 결합된다. 고해상도 디지털-대-아날로그 변환기(40)은 게이트 구동 회로(24), 스위치 회로(25), 저역 통과 필터(30), 및 버퍼 증폭기(33)을 포함한다.
보다 구체적으로는, 레지스터(23)으로부터의 신호 출력은, 게이트 구동 회로(24)에 결합된다. 게이트 구동 회로(24)의 출력은 스위치 회로(25)의 아날로그 스위치(25a)들을 포함하는 전계 효과 트랜지스터(FET, 25a)의 게이트들에 결합된다. 스위치 회로(25)의 출력은 커패시터(32)를 통해 접지에 직렬로 결합된 저항(31)을 포함하는 저역 통과 필터(30)(RC 네트워크)에 결합된다. 저역 통과 필터(30)은 스위치 회로(25)의 출력을 필터링한다. 이렇게 필터링된 신호는 버퍼 증폭기(33) 및 (필요하다면) 피드백 저항(34)를 통해 자기 플럭스게이트 센서(13)의 피드백 코일(13b)에 결합된다.
디지털 플럭스게이트 자력계(20)의 핵심은 도 2에 도시된 실시예에서는 비교기(22), 레지스터(23), 고해상도 디지털-대-아날로그 변환기(40), 저역 통과 필터터(30), 고해상도 디지털 클럭(26), 및 디지털 필터(27)을 포함하는 아날로그-대-디지털 변환기(50)이다. 개선된 아날로그-대-디지털 변환기(50)은, 에러 신호를 센서(13)을 널링(nulling)하기 위한 아날로그 피드백 신호로 정확히 변환한다.
본 디지털 플럭스게이트 자력계(20)에서, 종래의 아날로그 플럭스게이트 자력계(10)에 사용된 아날로그 적분기(15)는 아날로그 저역 통과 필터(15)와 비교기(22)로 대체된다. 비교기(22)는 아날로그 저역 통과 필터(15)로부터의 저역 통과 필터링된 에러 신호 출력이 포지티브인지 네거티브인지를 판별하며, 그에 따라 적절한 디지털 논리 신호를 출력한다. 비교기(22)의 출력에 결합된 레지스터(23)은 비교기(22)의 출력에 따라 논리 1 또는 논리 0을 출력한다. 비교기(22)의 출력은 스위치 회로(25)의 트랜지스터(25a)(아날로그 스위치 25a)의 게이트들을 구동한다
레지스터(23)과 디지털 필터(27)는 주파수 분할기(12)를 통해 구동 코일(13a)와 아날로그 승산기(14)에 입력되는 발진기 신호 출력의 주파수보다 높은 주파수로 고속 디지털 클럭(26)에 의해 클러킹된다. 2진 데이타 스트림은 아날로그 스위치(25a)의 게이트들과 디지털 필터(27)에 결합된 게이트 구동 회로(24)에 전송된다. 게이트 구동 회로(24)는 저항(31) 및 커패시터(32)를 포함하는 저역 통과 필터(30)로 양의 기준 전압 또는 음의 기준 전압 중 어느 하나를 제공하기 위해 전계 효과 트랜지스터(25a)를 어떻게 구동할 것인지를, 레지스터(23)의 출력에 기초하여 결정한다. 저역 통과 필터(30)(저항 31 및 커패시터 32)은 전계 효과 트랜지스터(25)에 의해 생성된 출력을 필터링한다. 이렇게 필터링된 신호는 버퍼 증폭기(33)에 의해 버퍼링되어 자기 플럭스게이트 센서(13)의 피드백 코일(13b)을 구동하는데 사용된다.
레지스터(23)의 출력은 디지털 필터(27)에도 입력된다. 레지스터(27)로 입력되는 바로 그 클럭 신호에 의해 클러킹되는 디지털 필터(27)의 제1 단은 저역 통과 필터(30)의 피드백 저항(31)과 커패시터(32)의 주파수 응답을 시뮬레이트하여 전류 구동 피드백 코일(13b)의 디지털 복제본을 제공한다. 디지털 필터(27)의 후속단들은 관심 주파수 대역외에 있는 신호들을 제거하기 위해 디지털 데이타를 더욱 저역 통과 필터링한다. 이들 후속 디지털 필터링단들은 디지털 필터(27)의 제1 단 및 발진기(11)과 반드시 동일한 주파수에서 동작할 필요는 없다. 디지털 필터(27)의 최종 출력은 자력계(20)의 디지털 출력이 되는 N 비트 2진 워드(전형적으로 N 24비트)이다.> 24비트)이다.
측정된 자기 신호가 변동함에 따라, 저역 통과 필터(15)의 출력은 0이 아닌 값이 된다. 비교기(22)는 이 출력 신호를 레지스터(23)으로 건네지는 디지털 값으로 변환시킨다. 레지스터(23)의 출력이 비교적 긴 시간동안 하나의 상태를 유지하게 되면. 게이트 구동 회로(24)는 2개의 가능한 기준 전압(+Vref, -Vref)중 하나만을 출력하게 된다. 이것은 커패시터(32)의 전압이 변동하게 만들고, 이에 따라 피드백 코일(13b)를 통한 전류가 변동하게 한다. 자기 플럭게이트 센서(13)의 적절한 동작 동안에, 이러한 피드백 전류는 저역 통과 필터(30)의 출력이 0을 향해 되돌아가도록 만든다.
게다가, 레지스터(23)의 출력은 이 시간 동안에 디지털 필터(27)로 전송된다. 2진 데이타 스트림은 디지털 필터(27)의 출력이 저역 통과 필터(30) 내의 커패시터(32) 상의 전압(그에 따라 피드백 코일(13b) 내의 전류)을 트래킹하는 방식으로 변동하게끔 만든다. 신호의 고주파 성분을 제거하기 위한 디지털 필터(27)에서의 추가적인 필터링 후에, 디지털 필터(27)은 피드백 코일(13b)에서의 전류의 디지털화된 버젼의 전류를 출력한다. 이 디지털 신호는 자력계(20)의 디지털 출력이다.
자기 플럭스게이트 센서(13)이 평형 상태인 이상적인 경우에, 비교기(22)의 출력은 고전압 출력 및 저전압 출력 사이에서 진동(dither)한다. 레지스터(23)은 자기 플럭스게이트(13)측에 본 자계에 관련된 듀티 싸이클로 사각파에 근접하는 신호를 출력한다. 저역 통과 필터(30)은 이 신호를 취하여 피드백 코일(13b)에 제공되는 구동 전류로 변환한다. 디지털 필터(27)은 이 신호를 처리하여 이를 피드백 코일(13b) 내의 전류의 고해상도 디지털 표현으로 변환하여 디지털 플럭스게이트 자력계(20)으로부터 출력 신호를 제공한다.
비록 아날로그-대-디지털 변환기가 자력계(13)에서 사용되는 경우를 들어 설명이 이루어졌지만, 소정의 가속계 및 자력계등에서와 같이 피드백 널링을 사용하고 큰 동적 범위를 요구하는 임의의 센서에도 사용될 수 있다는 것을 이해하여야 한다. 게다가, 아날로그-대-디지털 변환기(50)은 아날로그 입력 신호를 디지털화하기 위한 단독 회로로서 사용될 수도 있다. 도 3은 본 발명의 원리에 따른 아날로그-대-디지털 변환기(50)의 실시예를 도시한다.
도 3을 참조하면, 예시적인 아날로그-대-디지털 변환기(50)은 디지털화되고자하는 아날로그 입력 신호를 수신하는 제1 입력을 갖는 차동 증폭기(41)을 포함한다. 아날로그-대-디지털 변환기(50)은, 도 2를 참조하며 논의된 바와 같이, 비교기(22), 레지스터(23), 고해상도 디지털-대-아날로그 변환기(40), 고속 디지털 클럭(26), 및 디지털 필터(27)을 더 포함한다. 디지털-대-아날로그 변환기(40)의 출력은 차동 증폭기(41)의 제2 입력에 결합된 피드백 신호를 포함한다. 아날로그-대-디지털 변환기(50)은, 아날로그 입력 신호를 복제하여 이 아날로그 입력 신호에 대응하는 고해상도 디지털 출력 신호를 생성하며, 이 디지털 신호를 차동 증폭기(41)의 제2 입력용으로 사용하기 위해 아날로그 피드백 신호로 변환한다.
따라서, 개선된 디지털 플럭스게이트 자력계가 공개되었다. 설명된 실시예는 본 발명의 원리의 응용을 나타내는 많은 특정의 실시예들 중 일부를 설명하기 위한 것이다. 명백히, 본 발명의 영역으로부터 벗어나지 않고 당업자에 의해 다양한 다른 수정이 이루어질 수 있다.

Claims (7)

  1. 센싱 장치(20)에 있어서,
    피드백 입력(13b), 및 감지된 신호와 상기 피드백 입력으로 입력되는 피드백 신호간의 차이를 나타내는 에러 신호를 출력하는 센스 출력(13c)을 포함하는 센서(13);
    상기 센서의 상기 센스 출력에 결합된 비교기(22);
    상기 비교기에 결합되어 상기 비교기의 출력에 따라 논리 1 또는 논리 0을 출력하는 레지스터(23);
    상기 레지스터의 신호 출력에 결합되어 상기 센싱 장치의 디지털 출력을 생성하기 위한 디지털 필터(27);
    상기 레지스터와 상기 디지털 필터의 클럭 입력들에 결합된 클럭 신호 출력을 갖는 디지털 클럭(26); 및
    상기 레지스터와 상기 센서의 피드백 입력 사이에 결합되어 상기 피드백 입력으로 피드백 신호를 제공하기 위한 고해상도 디지털-대-아날로그 변환기(40) 및 아날로그 저역 통과 필터(30)
    를 포함하는 것을 특징으로 하는 센싱 장치.
  2. 제1항에 있어서, 상기 센서(13)은 코어 물질, 구동 코일(13a), 피드백 코일(13b), 및 센스 코일(13c)을 포함하는 자기 플럭스게이트 센서(13)를 포함하며, 상기 센싱 장치(20)는 상기 구동 코일에 결합된 발진기 신호를 출력하는 발진기(11), 및 상기 센스 코일과 상기 발진기에 결합되어 상기 에러 신호를 발생시키기 위한 아날로그 승산기(14)를 더 포함하는 것을 특징으로 하는 센싱 장치.
  3. 제1항에 있어서, 상기 고해상도 디지털-대-아날로그 변환기(40)는,
    복수의 아날로그 스위치(25a)를 포함하는 스위치 회로(25);
    상기 레지스터(23) 및 상기 아날로그 스위치의 게이트들 사이에 결합된 게이트 구동 회로(24);
    상기 스위치 회로에 결합되어 상기 스위치 회로로부터의 에러 출력 신호를 필터링하기 위한 저역 통과 필터(30); 및
    상기 저역 통과 필터와 상기 자기 플럭스게이트 센서의 피드백 코일(13b) 사이에 결합된 버퍼 증폭기(33)
    를 포함하는 것을 특징으로 하는 센싱 장치.
  4. 디지털 플럭스게이트 자력계(20)에 있어서,
    발진기 신호를 출력하는 발진기(11);
    코어 물질, 상기 발진기가 결합되는 구동 코일(13a), 피드백 코일(13b), 및 센스 코일(13c)를 포함하는 자기 플럭스게이트 센서(13);
    상기 센스 코일 및 상기 발진기에 결합된 입력들을 갖는 아날로그 승산기(14);
    상기 아날로그 승산기의 출력에 결합된 아날로그 저역 통과 필터(21);
    상기 저역 통과 필터에 결합된 제1 입력과 접지에 결합된 제2 입력을 갖는 비교기(22);
    상기 비교기에 결합되어 상기 비교기의 출력에 따라 논리 1 또는 논리 0을 출력하는 레지스터(23);
    상기 레지스터의 신호 출력을 수신하도록 결합되어 상기 디지털 플럭스게이트 자력계의 디지털 출력을 생성하기 위한 디지털 필터(27);
    상기 레지스터 및 상기 디지털 필터의 클럭 입력들에 결합된 클럭 신호 출력을 갖는 고속 디지털 클럭(26); 및
    상기 레지스터와 상기 자기 플럭스게이트 자력계의 피드백 코일 사이에 결합된 고해상도 디지털-대-아날로그 변환기(40)
    를 포함하는 것을 특징으로 하는 디지털 플럭스게이트 자력계.
  5. 제4항에 있어서, 상기 고해상도 디지털-대-아날로그 변환기(40)는,
    복수의 아날로그 스위치(25a)를 포함하는 스위치 회로(25);
    상기 레지스터(23) 및 상기 아날로그 스위치들의 게이트들 사이에 결합된 게이트 구동 회로(24);
    상기 스위치 회로에 결합되어 상기 스위치 회로로부터의 에러 출력 신호를 필터링하기 위한 저역 통과 필터(30); 및
    상기 저역 통과 필터와 상기 자기 플럭스게이트 센서의 피드백 코일(13b) 사이에 결합된 버퍼 증폭기(33)를 포함하는 것을 특징으로 하는 디지털 플럭스게이트 자력계.
  6. 아날로그-대-디지털 변환기(50)에 있어서,
    디지털화하고자 하는 아날로그 입력 신호를 수신하기 위한 제1 입력을 갖는 차동 증폭기(41);
    상기 차동 증폭기에 결합된 비교기(22);
    상기 비교기에 결합되어 상기 비교기의 출력에 따라 논리 1 또는 논리 0을 출력하는 레지스터(23);
    복수의 아날로그 스위치(25a)를 포함하는 스위치 회로(25), 상기 레지스터(23) 및 상기 아날로그 스위치들의 게이트들 사이에 결합된 게이트 구동 회로(24) 및 상기 스위치 회로에 결합되어 상기 스위치 회로로부터의 에러 출력 신호를 필터링하기 위한 저역 통과 필터(30)를 포함하며, 상기 레지스터 및 상기 센서의 피드백 입력 사이에 결합되어 상기 피드백 입력으로 피드백 신호를 제공하기 위한 고해상도 디지털-대-아날로그 변환기(40);
    상기 레지스터의 신호 출력에 결합되어 상기 아날로그 입력 신호에 대응하는 디지털 출력 신호를 생성하기 위한 디지털 필터(27); 및
    상기 레지스터와 상기 디지털 필터의 클럭 입력들에 결합된 클럭 신호 출력을 갖는 디지털 클럭(26)
    을 포함하는 것을 특징으로 하는 아날로그-대-디지털 변환기.
  7. 삭제
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