KR100338960B1

KR100338960B1 - Circuit for detecting of power fail

Info

Publication number: KR100338960B1
Application number: KR1020000058810A
Authority: KR
Inventors: 정홍석
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-10-06
Filing date: 2000-10-06
Publication date: 2002-06-01
Also published as: KR20020027972A

Abstract

본 발명은 전원불량 감지회로에 관한 것으로, 종래에는 전원전압의 레벨에 따라 레지스터가 추가로 요구되고, 그 값을 변경해야 함에 따라 사용이 불편한 문제점이 있었다. 따라서, 본 발명은 전원전압의 레벨을 감지하는 전원전압 레벨 감지부와 그 결과에 따라 기준전압을 가변시키는 기준전압 변환부를 구성하여 전원전압 레벨의 변화에 따라 기준전압의 값이 변화하도록 함으로써, 추가적인 레지스터가 요구되지 않아 사용이 간편한 효과가 있다.The present invention relates to a power failure detection circuit, and in the related art, a resistor is additionally required according to the level of a power supply voltage, and there is a problem in that it is inconvenient to use as the value thereof needs to be changed. Accordingly, the present invention comprises a power supply voltage level detection unit for detecting the level of the power supply voltage and a reference voltage converter for varying the reference voltage according to the result, thereby changing the value of the reference voltage according to the change in the power supply voltage level. No registers are required, which is easy to use.

Description

Power failure detection circuit {CIRCUIT FOR DETECTING OF POWER FAIL}

본 발명은 전원불량 감지회로에 관한 것으로, 특히 전원전압 레벨의 변화에 따라 기준전압의 값이 변화하도록 하여 사용을 간편화하기에 적당하도록 한 전원불량 감지회로에 관한 것이다.The present invention relates to a power failure detection circuit, and more particularly, to a power failure detection circuit adapted to simplify the use by changing the value of the reference voltage according to a change in the power supply voltage level.

일반적으로, 전원불량 감지회로는 전원 노이즈(noise)등이 발생하여 순간적으로 전원의 레벨이 떨어질 경우에 칩을 안정된 상태로 유지하기 위하여 전원의 레벨을 감지하는 회로이다. 이와같은 종래의 전원불량 감지회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, a power failure detection circuit is a circuit that detects a level of a power supply in order to keep the chip in a stable state when power supply noise is generated and the level of the power supply is momentarily dropped. When described in detail with reference to the accompanying drawings, such a conventional power failure detection circuit as follows.

도1은 종래의 전원불량 감지회로도로서, 이에 도시한 바와같이 전원전압(VDD)과 접지 사이에 피모스 트랜지스터(PM1), 저항(R1) 및 엔모스 트랜지스터(NM1)가 직렬접속되어 그 피모스 및 엔모스 트랜지스터(PM1,NM1)의 게이트에 전원절약모드(power saving mode)에서 인에이블(enable)되는 입력신호(DIS)를 인가받고, 상기 엔모스 트랜지스터(NM1)의 드레인과 접지 사이에 저항(R2)과 엔모스 트랜지스터(NM2)가 직렬접속되어 그 엔모스 트랜지스터(NM2)의 게이트가 드레인과 공통접속되며, 상기 엔모스 트랜지스터(NM1)의 드레인과 접지 사이에 커패시터(C1)가 접속되고, 그 엔모스 트랜지스터(NM1)의 드레인 접속점으로부터 기준전압(REF)이 출력되는 기준전압 발생부(1)와; 상기 기준전압(REF)을 문턱 전압값이 각각 다른 인버터(INV1,INV2),(INV3,INV4),(INV5,INV6)의 경로들을 통해 순차적으로 반전하여전원불량 감지신호(DETOUT1∼DETOUT3)로 출력하는 전원불량 감지부(2)로 구성된다.1 is a diagram of a conventional power failure detection circuit, in which a PMOS transistor PM1, a resistor R1, and an NMOS transistor NM1 are connected in series between a power supply voltage VDD and ground as shown in FIG. And an input signal DIS enabled in a power saving mode to the gates of the NMOS transistors PM1 and NM1, and having a resistance between the drain and the ground of the NMOS transistor NM1. (R2) and NMOS transistor NM2 are connected in series so that the gate of the NMOS transistor NM2 is commonly connected to the drain, and capacitor C1 is connected between the drain and ground of the NMOS transistor NM1. A reference voltage generator 1 for outputting a reference voltage REF from the drain connection point of the NMOS transistor NM1; The reference voltage REF is sequentially inverted through the paths of the inverters INV1, INV2, INV3, INV4, and INV5 and INV6 having different threshold voltage values, and output as the power failure detection signals DETOUT1 to DETOUT3. It consists of a power failure detection unit (2).

이하, 상기한 바와같은 종래 전원불량 감지회로의 동작을 상세히 설명한다.Hereinafter, the operation of the conventional power failure detection circuit as described above will be described in detail.

먼저, 상기 기준전압(REF)은 전원전압(VDD)에 둔감한 전압 레벨을 갖게 되므로, 전원전압(VDD)의 레벨이 5V 정도에서 기준전압(REF)의 전원불량 감지레벨을 3.5V 정도로 설정하였다면, 전원전압(VDD)의 레벨이 3V 정도일 경우에는 전류가 미세해짐에 따라 엔모스 트랜지스터(NM2)의 저항값이 상승하여 기준전압(REF)의 레벨이 2V 정도를 유지하게 되며, 전원불량 감지레벨이 실제 전원전압(VDD)의 레벨과 크게 차이가 나지 않기 때문에 오동작이 발생할 수 있다.First, since the reference voltage REF has a voltage level insensitive to the power supply voltage VDD, when the level of the power supply voltage VDD is about 5V, the power failure detection level of the reference voltage REF is set to about 3.5V. When the level of the power supply voltage VDD is about 3V, the resistance value of the NMOS transistor NM2 increases as the current becomes fine, so that the level of the reference voltage REF is maintained at about 2V. Malfunction may occur because it does not differ significantly from the level of the actual power supply voltage VDD.

따라서, 문턱 전압값이 다른 인버터(INV1,INV2),(INV3,INV4),(INV5,INV6)의 경로들을 통해 전원불량 감지부(2)를 구성하고, 특정한 레지스터(register)를 할당하여 사용되는 전원전압(VDD)의 레벨에 따라 기준전압(REF)의 레벨을 감지하여 전원불량 감지신호(DETOUT1∼DETOUT3)로 출력하도록 한다.Therefore, the power failure detector 2 is configured through the paths of the inverters INV1, INV2, INV3, INV4, and INV5 having different threshold voltages, and a specific register is used to allocate the same. The level of the reference voltage REF is sensed according to the level of the power supply voltage VDD to output the power failure detection signals DETOUT1 to DETOUT3.

그러나, 상기한 바와같은 종래의 전원불량 감지회로는 전원전압의 레벨에 따라 레지스터가 추가로 요구되고, 그 값을 변경해 주어야 함에 따라 사용이 번거로운 문제점이 있었다.However, in the conventional power failure detection circuit as described above, a resistor is additionally required according to the level of the power supply voltage, and the value of the conventional power failure detection circuit has to be changed.

본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 전원전압 레벨의 변화에 따라 기준전압의 값이 변화하도록 하여 사용을 간편화할 수 있는 전원불량 감지회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the conventional problems as described above, and an object of the present invention is to provide a power failure detection circuit that can simplify the use by changing the value of the reference voltage according to the change in the power supply voltage level. It is.

도1은 종래의 전원불량 감지회로도.1 is a conventional power failure detection circuit diagram.

도2는 본 발명의 일 실시예를 보인 회로구성도.Figure 2 is a circuit diagram showing an embodiment of the present invention.

***도면의 주요부분에 대한 부호의 설명****** Explanation of symbols for main parts of drawing ***

10:기준전압 발생부 20:전원전압 레벨 감지부10: reference voltage generation unit 20: power supply voltage level detection unit

30:기준전압 변환부 40:전원불량 감지부30: reference voltage conversion unit 40: power failure detection unit

R12∼R15:전압조절 저항R12 to R15: Voltage regulating resistor

상기한 바와같은 본 발명의 목적을 달성하기 위한 전원불량 감지회로는 전원전압과 접지사이에 제1피모스 트랜지스터, 제1저항 및 제1엔모스 트랜지스터가 직렬접속되어 그 제1피모스 및 제1엔모스 트랜지스터의 게이트에 입력신호를 인가받고, 상기 제1엔모스 트랜지스터의 드레인과 접지사이에 제1∼제4 전압조절 저항 및 드레인과 게이트가 공통 접속된 제2엔모스 트랜지스터가 직렬접속되며, 상기 제1엔모스 트랜지스터의 드레인과 접지사이에 커패시터가 접속되고, 상기 제1엔모스 트랜지스터의 드레인 접속점으로부터 기준전압이 출력되는 기준전압 발생부와; 전원전압과 접지사이에 각각 직렬접속되어 게이트에 상기 기준전압을 인가받는 피모스 및 엔모스 트랜지스터 쌍으로 이루어진 제1∼제3인버터의 출력이 기준전압의 레벨에 따라 달라지도록 상기 피모스 및 엔모스 트랜지스터 쌍의 문턱 전압값을 다르게 설정한 전원전압 레벨 감지부와; 상기 전원전압 레벨 감지부의 출력에 따라 각각 도통제어되는 제1∼제3전송게이트가 상기 제2∼제4 전압조절 저항의 접속갯수를 변화시킴으로써, 기준전압의 레벨을 변화시키는 기준전압 변환부와; 상기 변환된 기준전압을 제4,제5인버터를 통해 순차적으로 반전하여 전원불량 감지신호로 출력하는 전원불량 감지부를 구비하여 구성되는 것을 특징으로 한다.In the power failure detection circuit for achieving the object of the present invention as described above, the first PMOS transistor, the first resistor and the first NMOS transistor are connected in series between the power supply voltage and ground, the first PMOS and the first PMOS transistor. An input signal is applied to a gate of the NMOS transistor, and a first to fourth voltage regulating resistor and a second NMOS transistor having a common drain and gate are connected in series between the drain and ground of the first NMOS transistor. A reference voltage generator configured to connect a capacitor between the drain of the first NMOS transistor and a ground and to output a reference voltage from the drain connection point of the first NMOS transistor; The PMOS and NMOS are connected in series between a power supply voltage and ground, respectively so that the outputs of the first to third inverters including PMOS and NMOS transistor pairs receiving the reference voltage to a gate vary depending on the level of the reference voltage. A power supply voltage level detector configured to set threshold voltage values of the transistor pairs differently; A reference voltage converter configured to change the level of the reference voltage by changing the number of connection of the second to fourth voltage regulating resistors, the first to third transfer gates being electrically controlled according to the output of the power supply voltage level detector; And a power failure detector for sequentially inverting the converted reference voltage through the fourth and fifth inverters to output the power failure detection signal.

상기한 바와같이 구성된 본 발명에 의한 전원불량 감지회로를 첨부한 도면을 일 실시예로 하여 상세히 설명하면 다음과 같다.Referring to the accompanying drawings of the power failure detection circuit according to the present invention configured as described above in detail as an embodiment as follows.

도2는 본 발명의 일 실시예를 보인 회로구성도로서, 이에 도시한 바와같이 전원전압(VDD)과 접지 사이에 피모스 트랜지스터(PM11), 저항(R11) 및 엔모스 트랜지스터(NM11)가 직렬접속되어 그 피모스 및 엔모스 트랜지스터(PM11,NM11)의 게이트에 전원절약모드에서 인에이블되는 입력신호(DIS)를 인가받고, 상기 엔모스 트랜지스터(NM11)의 드레인과 접지 사이에 전압조절 저항(R12∼R15)과 엔모스 트랜지스터(NM12)가 직렬접속되어 그 엔모스 트랜지스터(NM12)의 게이트가 드레인과 공통접속되며, 상기 엔모스 트랜지스터(NM11)의 드레인과 접지 사이에 커패시터(C11)가 접속되고, 그 엔모스 트랜지스터(NM11)의 드레인 접속점으로부터 기준전압(REF)이 출력되는 기준전압 발생부(10)와; 전원전압(VDD)과 접지사이에 각각 직렬접속되어 게이트에 상기 기준전압(REF)을 인가받는 피모스 및 엔모스 트랜지스터 쌍(PM21,NM21),(PM22,NM22),(PM23,NM23)으로 이루어진 인버터(INV21∼INV23)의 출력이 기준전압(REF)의 레벨에 따라 달라지도록 상기 피모스 및 엔모스 트랜지스터 쌍(PM21,NM21),(PM22,NM22),(PM23,NM23)의 문턱 전압값을 다르게 설정한 전원전압 레벨 감지부(20)와; 상기 전원전압 레벨 감지부(20)의 출력에 따라 각각 도통제어되는 전송게이트(TG31∼TG33)가 상기 전압조절 저항(R13∼R15)의 접속갯수를 변화시킴으로써, 기준전압(REF)의 레벨을 변화시키는 기준전압 변환부(30)와; 상기 변환된 기준전압(REF)을 인버터(INV41,INV42)를 통해 순차적으로 반전하여 전원불량 감지신호(DETOUT)로 출력하는 전원불량 감지부(40)로 구성된다.FIG. 2 is a circuit diagram showing an embodiment of the present invention, in which a PMOS transistor PM11, a resistor R11, and an NMOS transistor NM11 are connected in series between a power supply voltage VDD and ground. Connected to the PMOS and the gates of the NMOS transistors PM11 and NM11 to receive an input signal DIS, which is enabled in a power saving mode, and between the drain and the ground of the NMOS transistor NM11. R12 to R15 and the NMOS transistor NM12 are connected in series, the gate of the NMOS transistor NM12 is commonly connected to the drain, and the capacitor C11 is connected between the drain and the ground of the NMOS transistor NM11. A reference voltage generator 10 for outputting a reference voltage REF from the drain connection point of the NMOS transistor NM11; PMOS and NMOS transistor pairs PM21, NM21, (PM22, NM22), (PM23, NM23) connected in series between the power supply voltage VDD and the ground to receive the reference voltage REF at a gate, respectively. Threshold voltage values of the PMOS and NMOS transistor pairs PM21 and NM21, PM22 and NM22 and PM23 and NM23 are varied so that the outputs of the inverters INV21 to INV23 vary with the level of the reference voltage REF. A different power supply voltage level detection unit 20; The transfer gates TG31 to TG33, which are electrically controlled according to the output of the power supply voltage level detector 20, change the number of connection of the voltage regulating resistors R13 to R15, thereby changing the level of the reference voltage REF. A reference voltage converting unit 30 to be used; A power failure detection unit 40 inverts the converted reference voltage REF sequentially through the inverters INV41 and INV42 and outputs the power failure detection signal DETOUT.

이하, 상기한 바와같이 구성되는 본 발명에 의한 전원불량 감지회로에 대한 동작을 상세히 설명한다.Hereinafter, the operation of the power failure detection circuit according to the present invention configured as described above will be described in detail.

먼저, 상기 전원전압 레벨 감지부(20)는 상기 기준전압 발생부(10)의 기준전압(REF)을 문턱전압값이 각기 다르게 설정된 피모스 및 엔모스 트랜지스터 쌍(PM21,NM21),(PM22,NM22),(PM23,NM23)의 게이트에 인가받아 기준전압(REF)의 레벨에 따른 고전위 또는 저전위를 인버터(INV21∼INV23)로부터 출력한다.First, the power supply voltage level detector 20 sets the reference voltage REF of the reference voltage generator 10 to PMOS and NMOS transistor pairs PM21 and NM21 having different threshold voltages. NM22 and PM23 are applied to the gates of PM23 and NM23, and high or low potentials corresponding to the level of the reference voltage REF are output from the inverters INV21 to INV23.

즉, 전원전압(VDD)의 레벨이 5V 정도로 높을 경우에는 기준전압(REF)의 레벨도 3.5V 정도를 유지함에 따라 인버터(INV21∼INV23)는 고전위 입력으로 감지하여 저전위를 출력한다.That is, when the level of the power supply voltage VDD is high as about 5V, the inverter INV21 to INV23 detects the high potential input and outputs a low potential as the level of the reference voltage REF is maintained at about 3.5V.

따라서, 상기 기준전압 변환부(30)의 전송게이트(TG31∼TG33)가 차단되므로, 기준전압(REF)은 전원불량 감지부(40)의 인버터(INV41,INV42)를 통해 순차적으로 반전되어 전원불량 감지신호(DETOUT)로 출력된다.Therefore, since the transfer gates TG31 to TG33 of the reference voltage converter 30 are blocked, the reference voltage REF is sequentially reversed through the inverters INV41 and INV42 of the power failure detector 40, thereby causing a power failure. It is output as the sensing signal DETOUT.

반면에, 전원전압(VDD)의 레벨이 3V 정도로 낮을 경우에는 기준전압(REF)의 레벨이 2V 정도를 유지하게 되어 인버터(INV21∼INV23)는 저전위 입력으로 감지하여 고전위를 출력한다.On the other hand, when the level of the power supply voltage VDD is as low as 3V, the level of the reference voltage REF is maintained at about 2V, and the inverters INV21 to INV23 detect the low potential input and output high potential.

따라서, 상기 기준전압 변환부(30)의 전송게이트(TG31∼TG33)가 도통되어 전압조절 저항(R13∼R15)들이 단락됨에 따라 기준전압(REF)의 레벨이 전압조절 저항(R13∼R15)의 저항값에 기인하여 떨어지게 되므로, 전원전압(VDD)의 레벨이 3V 정도일 경우에 따른 기준전압(REF)의 전원불량 감지레벨을 2V 이하로 유지시킬 수 있게되며, 이와같은 기준전압(REF)이 전원불량 감지부(40)의 인버터(INV41,INV42)를 통해 순차적으로 반전되어 전원불량 감지신호(DETOUT)로 출력된다.Therefore, as the transfer gates TG31 to TG33 of the reference voltage converter 30 are turned on, and the voltage regulating resistors R13 to R15 are shorted, the level of the reference voltage REF is increased to the voltage regulating resistors R13 to R15. Since the voltage drops due to the resistance value, the power failure detection level of the reference voltage REF when the level of the power supply voltage VDD is about 3V can be maintained at 2V or less. The inverters are sequentially inverted through the inverters INV41 and INV42 of the failure detection unit 40 and output as a power failure detection signal DETOUT.

한편, 전원전압(VDD)의 레벨이 3V와 5V 사이의 값일 경우에는 인버터(INV21∼INV23)들의 문턱전압 값에 따라 선택적으로 저전위가 출력되어 상기 기준전압 변환부(30)의 전송게이트(TG31∼TG33)를 선택적으로 도통시키고, 전압조절 저항(R13∼R15)들을 선택적으로 단락시킴에 따라 기준전압(REF)의 레벨을 조절할 수 있다.On the other hand, when the level of the power supply voltage VDD is between 3V and 5V, the low potential is selectively output according to the threshold voltage values of the inverters INV21 to INV23 to transfer the gate TG31 of the reference voltage converter 30. The level of the reference voltage REF can be adjusted by selectively conducting TG33) and selectively shorting the voltage regulating resistors R13 to R15.

상기한 바와같은 본 발명에 의한 전원불량 감지회로는 전원전압 레벨의 변화에 따라 기준전압의 값이 변화하도록 함으로써, 추가적인 레지스터가 요구되지 않아 사용이 간편한 효과가 있다.As described above, the power failure detection circuit according to the present invention allows the value of the reference voltage to change according to the change in the power supply voltage level, so that an additional resistor is not required, thereby making it easy to use.

Claims

A first PMOS transistor, a first resistor, and a first NMOS transistor are connected in series between a power supply voltage and ground, and an input signal is applied to a gate of the first PMOS transistor and the first NMOS transistor, and the first NMOS transistor is connected. A second NMOS transistor having a first to fourth voltage regulating resistor and a drain and gate connected in common between the drain and the ground of the transistor is connected in series, and a capacitor is connected between the drain and the ground of the first NMOS transistor, A reference voltage generator for outputting a reference voltage from the drain connection point of the first NMOS transistor; The PMOS and NMOS are connected in series between a power supply voltage and ground, respectively so that the outputs of the first to third inverters including PMOS and NMOS transistor pairs receiving the reference voltage to a gate vary depending on the level of the reference voltage. A power supply voltage level detector configured to set threshold voltage values of the transistor pairs differently; A reference voltage converter configured to change the level of the reference voltage by changing the number of connection of the second to fourth voltage regulating resistors, the first to third transfer gates being electrically controlled according to the output of the power supply voltage level detector; And a power failure detector for sequentially inverting the converted reference voltage through the fourth and fifth inverters to output a power failure detection signal.