KR930020445A - Seamos voltage level detector - Google Patents

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KR930020445A
KR930020445A KR1019920004760A KR920004760A KR930020445A KR 930020445 A KR930020445 A KR 930020445A KR 1019920004760 A KR1019920004760 A KR 1019920004760A KR 920004760 A KR920004760 A KR 920004760A KR 930020445 A KR930020445 A KR 930020445A
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Abstract

본 발명은 전압 레벨 디텍터와 관한 것으로서, 특히 씨모오스 인버터 회로를 구비하고, 상기 씨모오스 인버터의 소오스측과 드레인측에 각각 접속된 두개의 저항을 구비하여, 상기 씨모오스 인버터의 Vgs차를 이용하여 전압 레벨의 변동을 검출하며, 특히 상기 전압 레벨이 기준 설정치 이상으로 높아지는 것을 검출하는 특성을 갖고, 또한 검출하고자 하는 레벨의 크기는 상기 씨모오스 인버터에 접속된 두 저항의 크기를 상호 조정함으로서 달성되며, 상기 전압 레벨의 디텍터의 동작을 제어하는 별도의 스위치수단을 구비하고, 상기 전압 레벨의 디텍터의 출력을 고정시키는 래치수단을 더 가짐으로써 전류 소비가 작은 장점을 가진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage level detector, in particular having a CMOS inverter circuit, and having two resistors connected to the source side and the drain side of the CMOS inverter, respectively, by using the Vgs difference of the CMOS inverter. Detecting a change in voltage level, in particular, detecting that the voltage level rises above a reference set value, and the magnitude of the level to be detected is achieved by mutually adjusting the magnitudes of the two resistors connected to the CMOS inverter. It is provided with a separate switch means for controlling the operation of the detector of the voltage level, and further has a latch means for fixing the output of the detector of the voltage level has the advantage that the current consumption is small.

Description

씨모오스 전압 레벨 디텍터Seamos voltage level detector

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제1도는 본 발명의 동작설명 회로도.1 is a circuit diagram illustrating the operation of the present invention.

제2도는 본 발명에 따른 전압레벨 디텍터의 회로도.2 is a circuit diagram of a voltage level detector according to the present invention.

제3도는 상기 제2도의 시뮬레이션(simulation)결과도.3 is a simulation result of FIG.

Claims (12)

일정한 레벨을 가지는 제1전원에 접속되어 상기 제1전원의 전압레벨을 검출하는 전압 레벨 디텍터에 있어서, 상기 전압 레벨 디텍터가 기준전압을 구비하고, 상기 제1전원과 접지단 사이에 접속하고 게이트가 상기 기준전압에 접속하는 적어도 한개이상의 P모오스트랜지스터 및 N모오스트랜지스터로 이루어진 씨모오스 인버터와, 상기 씨모오스 인버터와 제1전원 사이에 접속하는 제1저항과, 상기 씨모오스 인버터와 접지단사이에 접속하는 제2저항과, 상기 씨모오스 인버터의 P모오스트랜지스터 및 N모오스트랜지스터 사이에 위치하는 출력노드에 접속된 출력단을 구비함을 특징으로 하는 씨모오스의 전압 레벨 디텍터.A voltage level detector connected to a first power source having a constant level and detecting a voltage level of the first power source, wherein the voltage level detector has a reference voltage, and is connected between the first power source and the ground terminal, A CMOS inverter comprising at least one P-MOS transistor and an N-MOS transistor connected to the reference voltage, a first resistor connected between the CMOS inverter and a first power supply, and a connection between the CMOS inverter and a ground terminal And a second resistor, and an output terminal connected to an output node positioned between the P MOS transistor and the N MOS transistor of the CMOS inverter. 제1항에 있어서, 상기 씨모오스 전압 레벨 디텍터는 상기 제1전원의 전압레벨이 일정크기이상으로 높아질 때에, 상기 출력단에 상기 제1전원의 전압레벨을 출력함을 특징으로 하는 씨모오스 전압 레벨 디텍터.The CMOS voltage level detector of claim 1, wherein the CMOS voltage level detector outputs the voltage level of the first power supply to the output terminal when the voltage level of the first power supply is increased to a predetermined level or more. . 제1항에 있어서, 상기 씨모오스 전압 레벨 디텍터의 디텍터 레벨이 상기 제1저항 및 제2저항의 크기를 상호조절함으로서 결정됨을 특징으로 하는 씨모오스 전압 레벨 디텍터.The detector of claim 1, wherein the detector level of the CMOS voltage level detector is determined by mutually regulating the magnitudes of the first and second resistors. 제1항에 있어서, 상기 출력단이 상기 출력노드에 접속하고 풀-다운 저항을 가지는 제1인버터 및 상기 제1인버터에 접속하는 제2인버터로 이루어짐을 특징으로 하는 씨모오스 전압 레벨 디텍터.The CMOS voltage level detector of claim 1, wherein the output terminal comprises a first inverter connected to the output node and having a pull-down resistance, and a second inverter connected to the first inverter. 입력단과 기준전압을 구비하고, 상기 입력단에 접속하는 제1저항과, 상기 제1저항에 접속하고 게이트에 상기 기준전압이 접속하는 씨모오스 인버터와, 상기 씨모오스 인버터와 접지단 사이에 접속하는 제2저항과, 상기 씨모오스 인버터의 출력노드에 접속하는 제1인버터 및 상기 제1인버터에 접속하는 제2인버터를 구비한 씨모오스 전압 레벨 디텍터에 있어서, 별도의 제어클럭을 구비하고, 상기 제1저항과 상기 씨모오스 인버터 사이에 접속하고 제어단자가 상기 제어클럭에 접속하는 제1스위치수단과, 상기 제어클럭에 접속되고 상기 제1스위치수단과 상보적으로 동작하여 상기 출력노드를 접지단에 접속시키는 제2스위치수단을 구비함을 특징으로 하는 씨모오스 전압 레벨 디텍터.A first resistor having an input terminal and a reference voltage, connected to the input terminal, a CMOS inverter connected to the first resistor and connected to a gate thereof, and connected between the CMOS inverter and a ground terminal; A CMOS voltage level detector having two resistors, a first inverter connected to an output node of the CMOS inverter, and a second inverter connected to the first inverter, wherein the CMOS voltage level detector is provided with a separate control clock. A first switch means connected between a resistor and the CMOS inverter and a control terminal connected to the control clock, and connected to the control clock and operating complementarily with the first switch means to connect the output node to a ground terminal. And a second switch means for controlling the CMOS voltage level detector. 제5항에 있어서, 제1 및 제2스위치수단이 게이트가 상기 제어클럭에 접속하는 모오스트랜지스터임을 특징으로 하는 씨모오스 전압 레벨 디텍터.6. The CMOS voltage level detector according to claim 5, wherein the first and second switch means are MOS transistors whose gates are connected to the control clock. 제6항에 있어서, 상기 제1스위치수단이 P모오스트랜지스터이고, 상기 제2스위치수단이 N모오스트랜지스터임을 특징으로 하는 씨모오스 전압 레벨 디텍터.7. The CMOS voltage level detector according to claim 6, wherein the first switch means is a P MOS transistor and the second switch means is an N MOS transistor. 입력단과 기준전압 및 제어클럭을 구비하고, 상기 입력단에 접속하는 제1저항과, 한쪽단자가 상기 제1저항에 접속하고 게이트가 상기 제어클럭에 접속하는 제1P모오스트랜지스터와, 상기 제1P모오스트랜지스터의 다른 한쪽단자에 접속하고 게이트가 상기 기준전압에 접속하는 씨모오스 인버터와, 상기 씨모오스 인버터와 접지단 사이에 접속하는 제2저항과, 상기 씨모오스 인버터의 출력노드와 접지단 사이에 접속하고 게이트가 상기 제어클럭에 접속하는 제1P모오스트랜지스터와, 상기 출력노드에 접속하는 제1인버터 및 상기 제1인버터에 접속하는 제2인버터를 구비하는 씨모오스 전압 레벨 디텍터에 있어서, 상기 제1인버터 상기 제2인버터 사이에 접속하여 상기 출력노드의 출력패스를 차단하는 제1수단을 가지고, 상기 제1수단과 상보적으로 턴온되어 상기 제2인버터의 출력을 별도의 제3인버터를 통하여 상기 제2인버터의 입력으로 귀환시키는 제2수단을 구비함을 특징으로 하는 씨모오스 전압 레벨 디텍터.A first resistor having an input terminal, a reference voltage and a control clock, the first resistor connected to the input terminal, a first P transistor connected at one terminal to the first resistor, and a gate connected to the control clock, and the first P transistor transistor; Connected to the other terminal of the CMOS inverter having a gate connected to the reference voltage, the second resistor connected between the CMOS inverter and the ground terminal, and connected between the output node of the CMOS inverter and the ground terminal. A CMOS voltage level detector having a first PMOS transistor connected at a gate to the control clock, a first inverter connected to the output node, and a second inverter connected to the first inverter, wherein the first inverter includes: A first means connected between a second inverter and blocking an output path of the output node, the first means being turned on complementarily with the first means Said second inverter output a separate claim wherein said Mohs voltage level detector, characterized in that a second means for return to the input of the second inverter through a third inverter. 제8항에 있어서, 상기 제1수단이 상기 제어클럭이 P형제어단장 접속하고 상기 제어클럭의 반전클럭이 N형제어단자에 접속하는 씨모오스 전송 게이트임을 특징으로 하는 씨모오스 전압 레벨 디텍터.9. The CMOS voltage level detector according to claim 8, wherein the first means is a CMOS transmission gate in which the control clock is connected to the P-type control terminal and the inverted clock of the control clock is connected to the N-type control terminal. 제8항에 있어서, 상기 제2수단이 상기 제어클럭이 N형제어단자에 접속하고 상기 제어클럭의 반전클럭이 P형 제어단자에 접속하는 씨모오스 전송 게이트임을 특징으로 하는 씨모오스 전압 레벨 디텍터.9. The CMOS voltage level detector according to claim 8, wherein the second means is a CMOS transmission gate in which the control clock is connected to the N-type control terminal and the inversion clock of the control clock is connected to the P-type control terminal. 제8항에 있어서, 상기 기준전압이 1.0 볼트에서 3.0 볼트사이의 전압임을 특징으로 하는 씨모오스 전압 레벨 디텍터.9. The CMOS voltage level detector of claim 8, wherein the reference voltage is between 1.0 volts and 3.0 volts. 제11항에 있어서, 상기 기준전압이 1.5 볼트임을 특징으로 하는 씨모오스 전압 레벨 디텍터.12. The CMOS voltage level detector according to claim 11, wherein the reference voltage is 1.5 volts. ※ 참고사항: 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the original application.
KR1019920004760A 1992-03-23 1992-03-23 Cmos voltage level detector KR950008452B1 (en)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100338960B1 (en) * 2000-10-06 2002-06-01 박종섭 Circuit for detecting of power fail

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KR100338960B1 (en) * 2000-10-06 2002-06-01 박종섭 Circuit for detecting of power fail

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