KR100338129B1 - 반도체 소자의 다중 칩 모듈 및 그 제조방법 - Google Patents

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Abstract

실리콘 기판의 양면에 칩을 부착함으로 인하여 반도체 패키지 내부의 배선의 길이를 감소시켜 기생효과를 억제하고, 반도체 패키지 크기를 소형화시킬 수 있는 다중 칩 모듈 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은, 앞면에 칩(chip)이 본딩될 수 있는 제1 홈과, 배면에는 제2 홈이 형성되고, 상기 제1 및 제2 홈의 바깥쪽으로 관통홀이 있는 실리콘 기판과, 상기 실리콘 기판의 앞면에 절연층을 개재하고 형성된 제1 및 제2 금속패턴층과, 상기 제1 홈에 본딩되고, 칩 내부에 구성된 패드가 상기 제1 및 제2 금속패턴층과 연결되는 구조인 앞면 칩과, 상기 실리콘 기판의 후면에 절연층을 개재하고 형성된 제3 및 제4 금속패턴층과, 상기 제2 홈에 본딩되고, 칩 내부에 구성된 패드가 상기 제3 및 제4 금속패턴층과 연결되는 구조인 후면 칩을 구비하는 것을 특징으로 하는 반도체 소자의 다중칩 모듈을 제공한다.

Description

반도체 소자의 다중 칩 모듈 및 그 제조방법{Multichip module in semiconductor and packaging method thereof}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 다중 칩 모듈 및 그 제조방법에 관한 것이다.
근래 전자기기의 고속도화, 대용량화, 고집적화 추세에 따라, 자동차, 산업기기 및 가전제품 등에 적용되는 반도체 패키지에도 저 비용, 소형화, 경량화 및 높은 신뢰도의 효과를 달성하기 위해 다수개의 반도체 칩을 하나의 기판 위에 실장하여 사용하는 다중 칩 모듈 형태의 반도체 패키지가 등장하고 있다.
그러나 기존의 다중 칩 모듈 형태의 반도체 패키지의 경우는, 칩을 수지로 된 기판의 단면이나, 리드프레임(leadframe)의 단면에만 칩을 실장하며, 기판 위에 곧바로 반도체 칩을 부착하기 때문에 면적이나 높이 측면에서 반도체 패키지의 크기를 소형화시키는 데에는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 실리콘으로 된 기판의 양면에 홈(groove)을 형성하여 반도체 칩을 실장하여 반도체 패키지의 크기를 소형화시킬 수 있는 반도체 소자의 다중 칩 모듈을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 다중 칩 모듈의 제조방법을 제공하는데 있다.
도 1 내지 도 18은 본 발명에 의한 다중 칩 모듈의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 19 내지 도 21은 본 발명에 의한 다중 칩 모듈의 제조과정에서 앞면 칩을 부착하는 공정을 설명하기 위해 도시한 확대 단면도들이다.
도 22 및 도 23은 본 발명에 의한 다중 칩 모듈의 제조과정에서 앞면 칩을 부착하는 공정에 대한 변형예를 설명하기 위해 도시한 확대도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 실리콘 기판, 102: 절연막
104: 제1 홈(groove), 106: 제2 홈,
108: 관통홀, 110: 제1 금속패턴층,
112: 제2 금속패턴, 114: 제3 금속패턴층,
116: 보호층, 118: 제4 금속패턴,
120: 후면칩 접착층, 122: 후면칩,
124: 와이어(wire), 126: 최종 보호막,
128: 봉합수단, 130: 앞면칩 접착층,
132: 앞면칩, 134: 칩 배면의 금속층,
136: 솔더 범프(bump), 138: 패드(pad).
상기 기술적 과제를 달성하기 위하여 본 발명은, ① 앞면에 칩(chip)이 본딩될 수 있는 제1 홈과, 배면에는 제2 홈이 형성되고, 상기 제1 및 제2 홈의 바깥쪽으로 관통홀이 있는 실리콘 기판과, ② 상기 실리콘 기판의 앞면에 절연층을 개재하고 형성된 제1 및 제2 금속패턴층과, ③ 상기 제1 홈에 본딩되고, 칩 내부에 구성된 패드가 상기 제1 및 제2 금속패턴과 연결되는 구조인 앞면칩과, ④ 상기 실리콘 기판의 후면에 절연층을 개재하고 형성된 제3 및 제4 금속패턴층 및 ⑤ 상기 제2 홈에 본딩되고, 칩 내부에 구성된 패드가 상기 제3 및 제4 금속패턴과 연결되는 구조인 후면칩을 구비하는 것을 특징으로 하는 반도체 소자의 다중칩 모듈을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 금속패턴 및 상기 제3 금속패턴의 일부는 상기 관통홀을 통하여 서로 연결되는 구조인 것이 적합하다.
바람직하게는, 상기 반도체 소자의 다중칩 모듈은 상기 후면칩과 상기 제4 금속패턴이 구성된 실리콘 기판의 배면 전체를 덮는 최종보호막(passivation) 및상기 최종보호막이 형성된 실리콘 기판의 배면을 봉합(sealing)하는 수단을 더 구비하는 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 실리콘 기판의 양면에 칩이 실장될 수 있는 제1 및 제2 홈(groove)을 형성하고 표면을 절연막으로 덮는 공정과, 상기 제1 및 제2 홈 바깥으로 상기 실리콘 기판을 관통하는 관통홀(via hole)을 형성하고 관통홀의 측벽에 절연막을 형성하는 공정과, 상기 실리콘 기판 앞면에 제1 금속패턴과, 상기 제1 금속패턴 상부에 본드패드와 비아패드(via pad)로 사용되는 제2 금속패턴을 형성하는 공정과, 상기 실리콘 기판 배면에 제3 금속패턴과, 상기 제3 금속패턴 상부에 본드패드로 사용되는 제4 금속패턴을 형성하는 공정과, 상기 실리콘 기판 배면에 형성된 제2 홈에 후면칩을 부착하고 실리콘 기판의 배면에 대한 봉합 공정을 수행하는 공정과, 상기 실리콘 기판 앞면에 형성된 제1 홈에 앞면칩을 부착하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 다중칩 모듈 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 및 제3 금속패턴은 크롬(Cr)과 금(Au)을 재질로 하는 이중층이며, 상기 제2 및 제4 금속패턴은 구리(Cu) 또는 금(Au)을 재질로 하는 단일층인 것이 적합하다.
또한, 상기 제1 및 제2 금속패턴을 형성하는 공정 후에, 상기 실리콘 기판의 앞면 전체를 덮는 보호막 형성공정을 더 진행하는 것이 적합하며, 상기 후면칩을 부착한 후, 실리콘 기판의 배면에 대한 봉합공정을 진행하기 전에 상기 실리콘 기판의 배면에 대한 최종보호막 형성공정을 더 진행하는 것이 적합하다.
바람직하게는, 상기 앞면칩을 부착하는 공정은 제1 홈 표면에 칩의 패드와 연결될 수 있는 솔더 범프를 형성하고 칩의 앞면을 아래 방향으로 향한 채 부착할 수 있으며, 다른 방법으로 칩의 앞면을 위 방향으로 향한 채 부착하고, 와이어 본딩 공정을 추가로 진행할 수도 있다.
본 발명에 따르면, 칩을 실리콘 기판의 양면에 부착함으로써, 다중 칩 모듈(MCM: MultiChip Module)의 크기를 반으로 줄일 수 있으며, 배선의 길이 또한 감소시킬 수 있어서 기생효과(parasitic effect)를 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1 내지 도 18은 본 발명에 의한 다중 칩 모듈의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 실리콘으로 이루어진 기판(substrate, 100)에 후속공정에서 식각 마스크로 사용될 절연막(102), 예컨대 산화막을 실리콘 기판(100)의 양면에 성장시킨다. 상기 절연막은 1100℃의 온도에서 열산화(thermal oxidation) 방식으로 약 6시간 동안 산화를 진행하여 15000∼16000Å의 두께로 형성할 수 있다.
도 2를 참조하면, 상기 절연막(102)이 형성된 실리콘 기판(100)에 포토레지스트를 도포하고 식각공정을 수행하여 상기 실리콘 기판(100)의 표면을 노출하는 절연막 패턴(102A)을 실리콘 기판(100)의 양면에 형성한다. 이때, 상기 절연막(102)을 식각하는 식각액으로 비. 오. 이(BOE: Buffered Oxide Etchant)를 사용하는 것이 적합하다.
도 3을 참조하면, 상기 절연막 패턴(102A)을 식각마스크로 EDP(Ethylene Diamine Pyrocatecol) 용액을 식각액으로 사용하여 상기 실리콘 기판(100)의 일부를 식각한다. 상기 식각에 의하여 실리콘 기판(100)의 앞면에는 제1 홈(104)이 형성되고, 실리콘 기판(100)의 후면에는 제2 홈(106)이 형성된다. 상기 EDP 용액을 식각액으로 사용할 경우에 온도조건을 약 115℃로 설정하면, 실리콘 기판(100)의 식각율은 약 1.2∼1.4㎛/min이며, 식각시간은 약 30분간이 적합하다.
도 4를 참조하면, 상기 제1 및 제2 홈(104, 106)이 형성된 실리콘 기판(100)에 열산화 공정을 진행하여 노출된 실리콘 기판(100)의 표면에 절연막인 열산화막을 다시 형성한다. 따라서 실리콘 기판(100)의 양면에는 절연막 패턴(102B)이 형성된다. 이러한 열산화 조건을 1100℃에서 약 30분간 진행하여 열산화막의 두께를 약 3000Å의 두께로 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 절연막 패턴(102B)이 형성된 실리콘 기판(100)에 등방성 식각을 이용한 패터닝을 진행하여 상기 제1 및 제2 홈(104, 106)의 양측에 관통홀(108)을 각각 형성한다. 이때, 등방성 식각을 이용하여 패터닝을 진행하면, 관통홀(108)의 상부 직경은 약 40∼60㎛의 크기로, 하부 직경은 약 700∼800㎛의 크기로 형성하는 것이 적합하다.
그러나, 이를 변형하여 이방성 식각에 의해 패터닝을 진행할 경우에는, 관통홀(108)을 상부 및 하부의 직경차이가 거이 없을 정도로 형성할 수 있다.
도 6을 참조하면, 상기 관통홀(108)이 형성된 실리콘 기판(100)에서 식각된 내벽면에 열산화 공정을 진행한다. 따라서 약 3000Å 두께의 열산화막을 형성함으로써 절연막 패턴(102D)을 형성한다.
도 7을 참조하면, 상기 실리콘 기판(100)의 앞면에 접착력(adhesion) 강화를 위해 사용되는 제1 금속패턴층(110)을 형성한다. 상기 제1 금속패턴층(110)은 약 500Å 두께의 크롬막(Cr layer)과, 약 3000Å 두께의 순금막(Au layer)의 이중층막인 것이 적합하다.
도 8을 참조하면, 상기 제1 금속패턴층(110)에 대하여 패터닝을 진행하여 제1 금속패턴(110A)을 형성하고, 상기 제1 금속패턴(110A) 위에 제2 금속패턴(112)을 형성한다. 상기 제2 금속패턴(112)은 전해 도금법을 사용하여 구리(Cu)를 재질로 형성하거나, 금(Au)을 재질로 형성할 수 있다. 상기 제2 금속패턴(112)은 후속공정에서 본딩패드(bonding pad, 111)나 비아패드(Via pad, 113)로 사용된다.
도 9를 참조하면, 상기 제2 금속패턴(112)이 형성된 실리콘 기판(100)에서, 후면의 절연막 패턴(102D) 위에 제3 금속패턴층(114)을 형성한다. 상기 제3 금속패턴층(114)은 상기 제1 금속패턴층(110)과 동일한 재질과 동일한 방법으로 형성하는 것이 적합하다. 따라서, 상기 제1 금속패턴층(110A)과 상기 제3 금속패턴층(114)은 관통홀(108)을 통하여 일부가 서로 연결되는 구조를 갖게 된다.
도 10을 참조하면, 후속공정에서 제1 및 제2 금속패턴(110A, 112)이 손상되는 것을 방지하기 위하여, 상기 실리콘 기판(100)의 앞면 전체에 보호층(116)을 약 5㎛의 두께로 형성한다. 상기 보호층은 파라크 실렌의 중합으로 얻어지는 플라스틱인 파릴렌(Parylene)을 상기 실리콘 기판(100)의 앞면 전체에 코딩함으로써 형성할 수 있다. 이러한 보호층(116)의 형성은 상기 제3 금속패턴층(114)을 형성하기전에 수행할 수도 있다.
도 11을 참조하면, 상기 제3 금속패턴층(114)을 순금의 식각액(Au etchant)과 구리의 식각액(Cu etchant)을 이용하여 패터닝함으로써 제3 금속패턴(114A)을 만든다.
도 12를 참조하면, 상기 제3 금속패턴(114) 위에 구리(Cu) 또는 순금(Au)으로 전해 도금법을 사용하여 제4 금속패턴(118)을 형성한다. 상기 제4 금속패턴(118)은 후속공정에서 후면칩을 부착할 때, 와이어가 연결되는 본딩패드(bonding pad)의 역할을 한다.
도 13을 참조하면, 상기 제4 금속패턴(118)이 형성된 실리콘 기판(100) 후면에서, 상기 제2 홈(106)의 제3 금속패턴(114A) 위에 후면칩 접착층(120)을 형성한다. 상기 후면칩 접착층(120)은 주석(Sn)과 납(Pb)의 합금 혹은 주석과 금의 합금을 사용하는 것이 바람직하다.
도 14를 참조하면, 상기 후면칩 접착층(120)에 신호처리용(DSP: Digital Signal Processing) 베어칩(bare chip)인 후면칩(122)을 부착한다. 상기 후면칩(122)의 부착은 상기 후면칩 접착층(120)을 200∼300℃의 온도로 가열하여 자기정렬 방식으로 부착하는 것이 적합하다. 이러한 자기정렬 방식에 대하여는 도 19 내지 도 21을 참조하여 상세히 설명하기로 한다.
도 15를 참조하면, 상기 후면칩(122) 내에 형성된 본딩을 위한 패드(미도시)와 제4 금속패턴(118)을 와이어 본딩(wire bonding) 공정을 진행하여 와이어(124)로 서로 연결한다. 따라서, 후면칩(122)은 와이어(124)와, 제4 및 제3금속패턴(118, 114A)을 통하여 실리콘 기판(100)의 앞면에 형성된 제1 금속패턴(110A)과 서로 유기적으로 연결된다.
도 16을 참조하면, 상기 와이어 본딩이 수행된 실리콘 기판(100)의 배면에 파릴렌(Parylene)을 재질로 하는 최종보호막(126)을 코팅한 후, 외부로부터의 손상이나 충격을 방지하기 위한 봉합수단(128), 예컨대 금속캡(metal cap)으로 인캡슐레이션(Incapsulation) 공정을 진행한다. 상기 인캡슐레이션 공정은 봉합수단으로 금속캡 대신에 EMC(Epoxy Mold Compound)와 같은 수지를 사용할 수도 있다.
도 17을 참조하면, 상기 제1 및 제2 금속패턴(110A, 112)의 보호를 위해 사용되었던 보호층(116)을 제거한다. 상기 제1 홈(104)의 제1 금속패턴(110A) 위에 앞면칩 접착층(130)을 형성한다. 상기 앞면칩 접착층(130)은 주석(Sn)과 납(Pb)의 합금 혹은 주석과 금의 합금을 재질로 사용하여 전해 도금법으로 형성하는 것이 적합하다. 또는 칩 접착 장비(Die Attaching machine) 내에 구성된 도구(tool)를 이용하여 프린팅(printing) 방법으로 형성할 수도 있다.
도 18을 참조하면, 상기 앞면칩 접착층(130) 위에 앞면칩(132)을 위치시키고 상기 앞면칩 접착층(130)을 200∼300℃의 온도로 가열시켜 리플로우(Reflow)시킴으로써 앞면칩(132)을 자기정렬 방식으로 부착한다. 이어서, 상기 앞면칩(132)에 있는 패드와 제2 금속패턴(112)의 본딩패드(111)를 와이어(124)로 서로 연결시키는 와이어 본딩 공정을 수행한다.
상기 공정 후에 앞면에 대한 최종보호층을 더 형성하거나, 상기 비아 패드(113)에 다중칩 모듈(MCM)의 외부연결수단인 솔더볼(solder ball)이나 솔더 범프(solder bump)를 추가로 형성하여 다중칩 모듈형 반도체 패키지를 인쇄회로 기판(PCB)에 실장(mounting)할 수 있다.
도 19 내지 도 21은 본 발명에 의한 다중 칩 모듈의 제조과정에서 앞면 칩을 부착하는 공정을 설명하기 위해 도시한 확대 단면도들이다.
도19 및 도 21을 통하여 설명되는 칩 부착 방식은 자기정렬식(self align) 방식으로 앞면칩 뿐만 아니라, 후면칩 부착 공정에도 적용될 수 있는 방식이다.
도 19 내지 도 21을 참조하면, 실리콘으로 된 칩(132) 배면에 주석/납의 합금으로 된 앞면칩 접착층(130)과 접착을 용이하게 하기 위한 칩배면 금속층(134)을 형성한다. 그 후, 앞면칩 접착층(130)을 200∼300℃의 온도에서 리플로우(reflow) 방식으로 가열하면, 주석/납 혹은 순금/주석의 합금으로 된 앞면칩 접착층(130)은 용융된 액상으로 변하면서 표면장력에 의해 도 19와 같이 둥근형상을 취하게 된다. 이때, 상기 칩배면 금속층(134)이 형성된 앞면칩(132)을 상기 앞면칩 접착층(130)에 부착하면, 앞면칩(132)을 부착하는 위치가 오정렬(Mis-align)되더라도 표면장력에 의한 힘(도20 F)에 의해 앞면 칩(132)의 위치가 자동으로 정위치로 정렬되는 것이다.
도 22 및 도 23은 본 발명에 의한 다중 칩 모듈의 제조과정에서 앞면칩을 부착하는 공정에 대한 변형예를 설명하기 위해 도시한 확대도들이다.
상술한 실시예에서는 앞면 칩 및 후면칩의 회로부가 형성된 앞면이 모두 위쪽을 향하도록 한 상태로 칩 부착을 수행하였다. 그러나, 이는 회로부가 형성된 앞면을 아래쪽을 향하도록 한 상태로 칩 부착을 수행하는 것이 가능하다.
도 22 및 도 23을 참조하면, 제1 홈(104)의 제1 금속패턴(110A') 위에 솔더 범프(136)를 형성하되, 앞면 칩(132')의 패드(138)가 있는 위치와 서로 대응하도록 형성한다. 그 후, 앞면 칩(132')의 회로가 형성된 면이 아래쪽을 향하도록 한 상태로 앞면칩(132')을 부착하면, 앞면칩 내부의 패드(138)와 제1 홈(104) 내에서 제1 금속패턴(110A) 위에 형성된 솔더 범프(136)가 서로 연결되면서 앞면칩(132')이 부착된다. 이때에는 추가로 와이어 본딩 공정을 수행할 필요가 없다. 도면에서 참조부호 102D는 절연막 패턴, 100은 실리콘 기판을 각각 가리킨다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째, 다중칩 모듈을 만드는 기판을 일반적인 PCB용 에폭시 수지나 페놀 수지 대신에 실리콘을 재질로 하는 기판을 사용함으로써 보다 미세한 패턴을 형성하는데 유리하다. 이에 따라, 다중칩 모듈을 제조하는 과정에서 공정의 재현성(repeatability) 및 수율을 높일 수 있다.
둘째, 기판의 양면에 칩을 부착함으로 인하여 실장밀도를 높여 다중칩 모듈형 반도체 패키지의 크기를 더욱 소형화할 수 있으므로 소형화된 전자기기에 적용이 유리하다.
셋째, 기판의 양면에 칩을 부착함으로써, 배선의 길이를 보다 짧게 구현할 수 있는 다중칩 모듈을 만듬으로써 기생효과를 감소시키고, 신호전달 속도 및 신뢰도를 더욱 높일 수 있다.

Claims (11)

  1. 앞면에 칩(chip)이 본딩될 수 있는 제1 홈과, 배면에는 제2 홈이 형성되고, 상기 제1 및 제2 홈의 바깥쪽으로 관통홀이 있는 실리콘 기판;
    상기 실리콘 기판의 앞면에 절연층을 개재하고 형성된 제1 및 제2 금속패턴층;
    상기 제1 홈에 본딩되고, 칩 내부에 구성된 패드가 상기 제1 및 제2 금속패턴과 연결되는 구조인 앞면 칩;
    상기 실리콘 기판의 후면에 절연층을 개재하고 형성된 제3 및 제4 금속패턴층; 및
    상기 제2 홈에 본딩되고, 칩 내부에 구성된 패드가 상기 제3 및 제4 금속패턴과 연결되는 구조인 후면칩을 구비하는 것을 특징으로 하는 반도체 소자의 다중칩 모듈.
  2. 제1항에 있어서,
    상기 제1 금속패턴 및 상기 제3 금속패턴의 일부는 상기 관통홀을 통하여 서로 연결되는 구조인 것을 특징으로 하는 반도체 소자의 다중칩 모듈.
  3. 제1항에 있어서,
    상기 반도체 소자의 다중칩 모듈은 상기 후면칩과 상기 제4 금속패턴이 구성된 실리콘 기판의 배면 전체를 덮는 최종보호막(passivation)을 더 구비하는 것을 특징으로 하는 반도체 소자의 다중칩 모듈.
  4. 제1항에 있어서,
    상기 반도체 소자의 다중칩 모듈은 상기 최종보호막이 형성된 실리콘 기판의 배면을 봉합(sealing)하는 수단을 더 구비하는 것을 특징으로 하는 반도체 소자의 다중칩 모듈.
  5. 실리콘 기판의 양면에 칩이 실장될 수 있는 제1 및 제2 홈(groove)을 형성하고 표면을 절연막으로 덮는 공정;
    상기 제1 및 제2 홈 바깥으로 상기 실리콘 기판을 관통하는 관통홀을 형성하고 관통홀의 측벽에 절연막을 형성하는 공정;
    상기 실리콘 기판 앞면에 제1 금속패턴과, 상기 제1 금속패턴 상부에 본드패드와 비아패드로 사용되는 제2 금속패턴을 형성하는 공정;
    상기 실리콘 기판 배면에 제3 금속패턴과, 상기 제3 금속패턴 상부에 본드패드로 사용되는 제4 금속패턴을 형성하는 공정;
    상기 실리콘 기판 배면에 형성된 제2 홈에 후면칩을 부착하고 실리콘 기판의 배면에 대한 봉합 공정을 수행하는 공정;
    상기 실리콘 기판 앞면에 형성된 제1 홈에 앞면칩을 부착하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 다중칩 모듈의 제조방법.
  6. 제5항에 있어서,
    상기 제1 및 제3 금속패턴은 크롬(Cr)과 금(Au)을 재질로 하는 이중층인 것을 특징으로 하는 반도체 소자의 다중칩 모듈의 제조방법.
  7. 제5항에 있어서,
    상기 제2 및 제4 금속패턴은 구리(Cu) 또는 금(Au)을 재질로 하는 단일층인 것을 특징으로 하는 반도체 소자의 다중칩 모듈의 제조방법.
  8. 제5항에 있어서,
    상기 제1 및 제2 금속패턴을 형성하는 공정 후에, 상기 실리콘 기판의 앞면 전체를 덮는 보호막 형성공정을 더 진행하는 것을 특징으로 하는 반도체 소자의 다중칩 모듈의 제조방법.
  9. 제5항에 있어서,
    상기 후면칩을 부착한 후, 실리콘 기판의 배면에 대한 봉합공정을 진행하기 전에 상기 실리콘 기판의 배면에 대한 최종보호막 형성공정을 더 진행하는 것을 특징으로 하는 반도체 소자의 다중칩 모듈의 제조방법.
  10. 제5항에 있어서,
    상기 앞면칩을 부착하는 공정은 제1 홈 내부에 칩의 패드와 연결될 수 있는 솔더 범프를 형성하고 칩의 앞면을 아래 방향으로 향한 채 부착하는 것을 특징으로 하는 반도체 소자의 다중칩 모듈의 제조방법.
  11. 제5항에 있어서,
    상기 앞면칩을 부착하는 공정은 칩의 앞면을 위 방향으로 향한 채 부착하고 와이어 본딩 공정을 추가로 진행하는 것을 특징으로 하는 반도체 소자의 다중칩 모듈의 제조방법.
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