KR100329462B1

KR100329462B1 - 위상동기루프회로 테스트장치

Info

Publication number: KR100329462B1
Application number: KR1020000011052A
Authority: KR
Inventors: 정창래
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-03-06
Filing date: 2000-03-06
Publication date: 2002-03-23
Also published as: KR20010095360A

Abstract

본 발명은 디지털 키폰시스템 혹은 사설교환기(PABX(Private Automatic Branch Exchange), PBX(Private Branch Exchange))에 있어서, 모듈화된 테스트장치를 접속함에 따라 디지털 키폰시스템 혹은 사설교환기의 내부에 설치된 PLL(특히, 아날로그 PLL)회로가 정상적으로 동작하는가를 간편하게 검사할 수 있도록 한 위상동기루프회로의 테스트장치에 관한 것이다.

본 발명의 특징은, 디지털 터미널장치에 접속되어 디지털 터미널장치에 내장된 위상동기루프회로의 동작상태를 테스트하는 장치에 있어서: 디지털 트렁크에 접속되어 디지털 트렁크의 위상동기를 테스트하는 디지털 트렁크 칩 및 트랜스포머와; 디지털 트렁크 칩을 초기화시키고, 디지털 트렁크 칩과 디지털 트렁크의 링크를 설정하는 마이크로 프로세서와; 마이크로 프로세서의 구동프로그램을 저장함과 동시에 디지털 트렁크 칩을 통해 전송할 기 설정된 기준데이터를 저장하는 메모리와; 마이크로 프로세서의 기본주파수 클럭을 발생하는 국부 발진부와; 국부 발진부로부터 발생된 기본주파수 클럭을 분주하여 디지털 트렁크에서 요구하는 기준주파수 클럭을 발생하는 클럭 발생부와; 각 구성부의 구동전원을 공급하는 전원부를 포함하며; 마이크로 프로세서는 디지털 트렁크에 접속되었을 때 디지털 트렁크 칩을 초기화시키고, 디지털 트렁크로부터 링크 설정요구가 접수되면 메모리에 저장된 기준데이터를 디지털 트렁크 칩으로 전송하며, 디지털 트렁크로부터 귀환된 수신데이터와 메모리에 저장된 기준데이터를 비교하여 비트에러량을 검출하여 위상동기루프회로의 에러를 판정하도록 한 점에 있다.

본 발명은 간단한 모듈로 구성된 본 장치에 의해 키폰 시스템이나 사설 교환기 내부의 PLL이 정상적으로 동작되고 있는가를 비트에러량으로 확인함으로써, 시스템의 생산과 시험 및 문제발생 사이트에 대한 신속한 조치가 가능한 이점이 있다.

Description

위상동기루프회로 테스트장치{APPARATUS FOR TESTING THE PHASE LOCKED LOOP CIRCUIT}

본 발명은 위상동기루프회로(PLL: PHASE LOCKED LOOP)(이하, 'PLL회로'라 약칭함)의 테스트장치에 관한 것으로서, 보다 상세하게는 디지털 키폰시스템 혹은 사설교환기(PABX(Private Automatic Branch Exchange), PBX(Private Branch Exchange))에 있어서, 모듈화된 테스트장치를 접속함에 따라 디지털 키폰시스템 혹은 사설교환기의 내부에 설치된 PLL(특히, 아날로그 PLL)회로가 정상적으로 동작하는가를 간편하게 검사할 수 있도록 한 위상동기루프회로의 테스트장치에 관한 것이다.

일반적으로, 키폰시스템은 하나의 주장치에 대해 다수의 전화기를 접속하여 여러 대의 전화기에서 소정의 전화회선을 공동으로 사용할 수 있도록 된 것으로서, 이는 사무실이나 빌딩 등과 같이 전화기를 이용하는 사람이 다수인 경우에 보통 설치되어 운용된다.

또한, 키폰 시스템과 유사한 장치인 사설교환기(PABX, PBX)는 회사에서 사용되는 일정수의 외부전화회선을 모든 직원이 공유하고, 내선에 연결되어 있는 내부 사용자들간에 전화를 자동으로 연결해주기 위한 전화교환시스템을 말한다.

이러한 키폰 시스템 및 사설교환기에 연결된 네트워크 동기신호에 기기(키폰 시스템 및 사설교환기)의 내부 클럭을 동기시켜 네트워크와의 통신이 에러 없이 수행될 수 있도록 기기 내부에는 PLL회로가 필수적으로 요구된다.

일반적인 아날로그방식의 PLL회로는 위상 검출부와 저역통과필터 및 전압제어 발진부(VCO)로 구성된다. 또한, 디지털방식의 PLL회로는 하나의 칩 형태로 구성되어 있으므로, 그 내부의 이상여부를 확인하기가 용이하지 않다. 그리고, 더욱 발전된 형태로는 디지털신호 처리용 프로세서(DSP)를 이용하여 위상동기를 처리하는 경우도 있으며, 이러한 경우에는 PLL회로의 이상여부를 확인하기가 더욱 난해하다.

한편, 대부분의 경우 PLL회로를 이용하여 네트워크 동기신호와 기기 내부의 클럭을 동기시키는 것이 가능하지만, 아날로그회로의 경우 각 부품의 특성이나 환경에 따라 부품의 특성이 달라지므로, 위상동기가 불안해지는 현상이 발생한다.

이러한 경우, 일반적인 음성데이터가 전송되면, 슬립(Slip)현상의 발생하더라도 수 개의 프레임이 깨지는 형태이므로 사용자가 오류의 발생을 거의 느끼지 못한다. 그러나, 데이터를 전송하는 경우에는 슬립현상에 의해 모든 데이터의 복구가 불가능하게 되므로, 결국 전송오류가 발생한다. 따라서, 데이터를 전송하기 위해서는 전체적인 시스템을 확인하여야 하는 필요성이 대두된다.

그런데, 이와 같은 종래의 PLL회로의 테스트방식에 의하면 다음과 같은 문제점(들)이 발생한다.

즉, 종래에는 PLL회로의 이상여부를 테스트하기 위해 디지털 전화교환국(Digital Central Office)의 역할을 담당하는 장치와 비트 에러 테스트(Bit Error Test: BER 테스트)가 가능한 장비(예를 들면, 'K1403' 테스트장치)를 연동시켜 동작을 확인하여야 한다. 즉, 'K1403' 테스트장치는 장치가격이 대략 6000만원~1억원 정도의 고가장비이어서 사용자에게 경제적인 부담을 가중시키고, 해당 장비 자체로 ISDN 전체기능을 실험할 수 있으므로 PLL회로의 이상여부만을 테스트하기 위해서는 테스트효율이 저하되며, 장비의 부피가 커서 이를 해당 단말기가 설치된 위치까지 이동시킨다는 것이 불가능하다.

따라서, 본 발명은 이와 같은 문제점(들)을 해결하기 위한 것으로서, 본 발명의 목적은 간단한 모듈화된 PLL회로 테스트장치를 이용하여 ISDN(Integrated Services Digital Network)이나 디지털 전화교환국의 역할을 수행하도록 함과 동시에 BER 테스트 등과 같이 PLL회로의 이상여부에 대한 테스트를 간단하게 수행할 수 있도록 한 PLL회로 테스트장치를 제공함에 있다.

또한, 본 발명의 다른 목적은 간단한 하드웨어 구성의 테스트장치를 이용하여 테스트를 수행함으로써, 낮은 가격 및 신뢰성을 향상시킨 PLL회로 테스트장치를 제공함에 있다.

도 1은 본 발명의 개념을 설명하기 위한 시스템 구성도이고,

도 2는 본 발명에 의한 PLL회로 테스트장치의 개략적 블럭도이며,

도 3은 도 2에 도시된 주요부분의 동작파형도이다.

＜도면의 주요부분에 대한 부호의 설명＞

100: 터미널장치 200: PLL회로 테스트장치

201, 203: 트랜스포머 202: BRI용 레이어 1 칩

204: PRI용 레이어 1 칩 205: 마이크로 프로세서

206: 메모리 207: 외부 인터페이스부

208: 국부 발진부 209: 클럭 발생부

210: 전원부 300: 디지털 트렁크

이와 같은 목적(들)을 달성하기 위한 본 발명의 특징은, 디지털 터미널장치에 접속되어 디지털 터미널장치에 내장된 위상동기루프회로의 동작상태를 테스트하는 장치에 있어서: 디지털 트렁크에 접속되어 디지털 트렁크의 위상동기를 테스트하는 디지털 트렁크 칩 및 트랜스포머와; 디지털 트렁크 칩을 초기화시키고, 디지털 트렁크 칩과 디지털 트렁크의 링크를 설정하는 마이크로 프로세서와; 마이크로 프로세서의 구동프로그램을 저장함과 동시에 디지털 트렁크 칩을 통해 전송할 기 설정된 기준데이터를 저장하는 메모리와; 마이크로 프로세서의 기본주파수 클럭을 발생하는 국부 발진부와; 국부 발진부로부터 발생된 기본주파수 클럭을 분주하여 디지털 트렁크에서 요구하는 기준주파수 클럭을 발생하는 클럭 발생부와; 각 구성부의 구동전원을 공급하는 전원부를 포함하며; 마이크로 프로세서는 디지털 트렁크에 접속되었을 때 디지털 트렁크 칩을 초기화시키고, 디지털 트렁크로부터 링크 설정요구가 접수되면 메모리에 저장된 기준데이터를 디지털 트렁크 칩으로 전송하며, 디지털 트렁크로부터 귀환된 수신데이터와 메모리에 저장된 기준데이터를 비교하여 비트에러량을 검출하여 위상동기루프회로의 에러를 판정하도록 한 점에 있다.

여기서, 디지털 트렁크 칩은, BRI 트렁크에 접속되어 BRI 트렁크의 위상동기를 테스트하는 BRI용 칩과; PRI 트렁크에 접속되어 PRI 트렁크의 위상동기를 테스트하는 PRI용 칩을 포함하는 것이 바람직하다.

또한, 비트에러량을 표시하기 위한 표시장치와; 표시부에 출력되는 비트에러량 데이터를 인터페이스하는 외부 인터페이스부를 더 포함할 수도 있다.

이때, 표시장치는, 비트에러량에 대응하는 적어도 하나 이상의 LED를 포함할 수도 있고, 비트에러량을 표시하는 외부 표시장치와; 비트에러량을 직렬 통신방식으로 외부 표시장치에 전송하는 직렬 입/출력부를 포함할 수도 있다.

이하, 본 발명의 바람직한 실시예(들)에 대하여 첨부도면을 참조하여 상세히설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호로 표기되었음에 유의하여야 한다. 또한, 하기의 설명에서는 구체적인 회로의 구성소자 등과 같은 많은 특정사항들이 도시되어 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도 1에는 본 발명의 개념을 설명하기 위한 시스템 구성도가 도시되어 있고, 도 2에는 본 발명에 의한 PLL회로 테스트장치의 개략적 블럭도가 도시되어 있으며, 도 3에는 도 2에 도시된 주요부분의 동작파형도가 도시되어 있다.

도 1을 참조하여 본 발명의 개념을 설명하면, 터미널장치(디지털 키폰 혹은 서설교환기 등)(100)와 본 발명에서의 PLL회로 테스트장치(200)가 디지털 트렁크(300)를 통해 접속된다. 여기서, 터미널장치(100)는 디지털 트렁크(300)로부터의 추출된 추출 클럭과 국부 발진부(101)에서 발생된 발진클럭을 이용하여 위상 동기된 동기클럭을 발생하는 PLL회로(102)로 구성된다.

또한, PLL회로 테스트장치(200)는 도 2에 도시된 바와 같이, 테스트하고자하는 인터페이스가 BRI(Basic Rate Interface in ISDN)인 경우 접속되어 통신로를 설정하기 위한 트랜스포머(201) 및 BRI용 레이어 1(Layer 1) 칩(PEB2086, MC145574)(202)과, 테스트하고자 하는 인터페이스가 PRI(Primary Rate Interface in ISDN)인 경우 접속되어 통신로를 설정하기 위한 트랜스포머(203) 및 PRI용 레이어 1 칩(PEB2254)(204)과, BRI용 레이어 1 칩(202) 및 PRI용 레이어 1 칩(204)을 초기화시키고 링크(Link)를 설정하는 마이크로 프로세서(205)와, 마이크로 프로세서(205)의 동작을 위한 프로그램 및 데이터를 보관하고 있는 메모리(206)와, PLL회로 테스트장치(200)의 동작상태를 사용자가 식별할 수 있도록 LED(Light Emitting Diode) 혹은 SIO(Serial Input/Output Port)를 지원하는 외부 인터페이스부(207)와, 소정주파수의 발진클럭을 발생하는 국부 발진부(208)와, 국부 발진부(208)에서 발진된 소정주파수의 발진클럭을 PLL회로 테스트장치(200)에서 요구하는 주파수의 클럭으로 분주하는 클럭 발생부(209)와, PLL회로 테스트장치(200)의 구동전원을 공급하는 전원부(210)로 구성된다.

이와 같은 구성을 갖는 본 발명의 동작에 대하여 도 3을 참조하여 설명하면 다음과 같다.

초기에 마이크로 프로세서(205)에 의해 BRI용 레이저 1 칩(202) 혹은 PRI용 레이어 1 칩(204)이 초기화되면, 터미널장치(디지털 키폰 혹은 사설교환기의 디지털 트렁크)측에서 테스트장치(200)로 링크 설정을 요구하며, 마이크로 프로세서(205)는 링크 설정요구를 확인한 후 링크를 설정한다.

이 상태에서 마이크로 프로세서(205)는 BRI용 레이어 1 칩(202)에 B1이나 B2 혹은 두 채널 모두를 통하여 기 설정된 데이터 스트림(Data Stream)을 전송하고, 루프 백(Loop back)상태의 터미널장치(100)의 B채널을 통하여 수신데이터를 귀환받아 해당 수신데이터를 기 설정된 데이터 스트림과 비교한다. 이때, 비교과정은 귀환된 수신데이터를 실시간으로 직접 비교할 수도 있고, 메모리(206)에 일시 저장한 후 비교할 수도 있다.

이러한 비교과정을 통하여 전체 전송데이터(데이터 스트림) 중 에러가 발생한 데이터를 계산하여 비트에러량을 표시한다. 이때, 비트에러량을 표시하는 방법은 에러량을 아스키(ASCII)코드로 변환한 후, 외부 인터페이스부(207)를 통하여 SIO로 출력하는 방법과, 에러량을 표시하기 위한 특정 LED를 동작시키는 방법이 있다.

한편, 링크가 설정된 후, 마이크로 프로세서(205)는 PRI용 레이어 1 칩(204)에 23(TI PRI)이나 24(T1) 및 30(E1 혹은 E1 PRI) 등의 채널을 통하여 기 설정된 데이터 스트림(Data Stream)을 전송하고, 루프 백(Loop back)상태의 터미널장치(100)의 B채널을 통하여 수신데이터를 귀환받아 해당 수신데이터를 기 설정된 데이터 스트림과 비교한다. 이후의 과정은 앞서 언급한 BRI용 레이어 1 칩(202)의 수행과정과 동일하다.

이때, 클럭 추출은 터미널장치(100)에서만 필요하며, 테스트장치(200)는 기본적으로 간단한 네트워크 터미널(NT)의 기능을 수행하고 있으므로, 테스트장치(200)내에는 별도의 PLL회로가 필요하지 않으며, BRI용 레이어 1칩(202) 및 PRI용 레이어 1 칩(204)과 마이크로 프로세서(205) 간에 안정된 동기클럭을 공급하는 것만이 필요하다.

'PEB2086' 모델명의 BRI용 레이어 1 칩(202)과 'PEB2254' 모델명의 PRI용 레이어 1 칩(204)의 동기클럭과 기준클럭은 도 3에 도시된 바와 같다. 또한, 'PEB2086' 모델명의 BRI용 레이어 1 칩(202)과 'PEB2254' 모델명의 PRI용 레이어 1 칩(204)은 병렬 억세스(Parallel Access)가 가능하므로, 마이크로 프로세서(205)로부터 어드레스나 데이터버스를 사용하여 제어가 가능하고, 내부에 HDLC(High Level Data Link Control)용 컨트롤러가 내장되어 있으므로, 필요에 따라 네트워크 터미널측 프로그램의 상위 레이어를 위한 지원도 가능하며, 외부 인터페이스부(207)의 SIO는 마이크로 프로세서(205)의 각 포트(SCC) 중 어느 하나의 포트(예를 들면, SCC3)를 사용함으로써, 간단하게 구현할 수 있다.

그리고, 마이크로 프로세서(205)의 각 포트(SCC) 중 SCC1과 SCC2는 BRI용 레이어 1 칩(202)과 PRI용 레이어 1 칩(204)의 B 채널을 테스트하기 위해 PCM(Pulse Code Modulation)모드로 설정하여 데이터를 전송하기 위한 통신포트로 사용하고 있다.

또한, 국부 발진부(208)는 마이크로 프로세서(205)의 기본 클럭을 제공하기 위하여 예를 들면, 16.384㎒의 발진주파수를 발생하고, 클럭 발생부(209)는 국부 발진부(208)에서 발생된 발진주파수의 클럭을 4분주하여 BRI용 레이어 1 칩(202)과 PRI용 레이어 1 칩(204)에서 요구하는 기준 클럭(도 3b 참조)인 4㎒(244㎱)를 만들고 동기클럭을 발생시키기 위해 PLD(Programmable Logic Device)나 모델명 '74163'과 같은 일반적인 로직으로 구현할 수도 있다.

이와 같이, 본 발명의 상세한 설명에서는 구체적인 실시예(들)에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예(들)에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

결국, 본 발명에 의한 PLL회로 테스트장치에 따르면 다음과 같은 이점(들)이 발생한다.

즉, 간단한 모듈로 구성된 본 장치에 의해 키폰 시스템이나 사설 교환기 내부의 PLL이 정상적으로 동작되고 있는가를 비트에러량으로 확인함으로써, 시스템의 생산과 시험 및 문제발생 사이트에 대한 신속한 조치가 가능하다.

또한, 간단한 구성만으로 이루어져 있으므로, 종래의 테스트장치에 비해 가격이 저렴하다.

또한, 필요에 따라 BRI와 PRI를 동시에 테스트할 수 있으므로, 시스템의 신뢰성 향상에 많은 기여를 할 수 있다.

Claims

디지털 터미널장치에 접속되어 상기 디지털 터미널장치에 내장된 위상동기루프회로의 동작상태를 테스트하는 장치에 있어서:

디지털 트렁크에 접속되어 상기 디지털 트렁크의 위상동기를 테스트하는 디지털 트렁크 칩 및 트랜스포머;

상기 디지털 트렁크 칩을 초기화시키고, 상기 디지털 트렁크 칩과 상기 디지털 트렁크의 링크를 설정하는 마이크로 프로세서;

상기 마이크로 프로세서의 구동프로그램을 저장함과 동시에 상기 디지털 트렁크 칩을 통해 전송할 기 설정된 기준데이터를 저장하는 메모리;

상기 마이크로 프로세서의 기본주파수 클럭을 발생하는 국부 발진부;

상기 국부 발진부로부터 발생된 기본주파수 클럭을 분주하여 상기 디지털 트렁크에서 요구하는 기준주파수 클럭을 발생하는 클럭 발생부; 및

상기 각 구성부의 구동전원을 공급하는 전원부를 포함하며;

상기 마이크로 프로세서는 상기 디지털 트렁크에 접속되었을 때 상기 디지털 트렁크 칩을 초기화시키고, 상기 디지털 트렁크로부터 링크 설정요구가 접수되면 상기 메모리에 저장된 기준데이터를 상기 디지털 트렁크 칩으로 전송하며, 상기 디지털 트렁크로부터 귀환된 수신데이터와 상기 메모리에 저장된 기준데이터를 비교하여 비트에러량을 검출하여 상기 위상동기루프회로의 에러를 판정하도록 한 것을 특징으로 하는 위상동기루프회로 테스트장치.
제 1 항에 있어서, 상기 디지털 트렁크 칩은,

BRI 트렁크에 접속되어 상기 BRI 트렁크의 위상동기를 테스트하는 BRI용 칩; 및

PRI 트렁크에 접속되어 상기 PRI 트렁크의 위상동기를 테스트하는 PRI용 칩을 포함하는 위상동기루프회로의 테스트장치.
제 1 항에 있어서,

상기 비트에러량을 표시하기 위한 표시장치; 및

상기 표시부에 출력되는 상기 비트에러량 데이터를 인터페이스하는 외부 인터페이스부를 더 포함하는 위상동기루프회로의 테스트장치.
제 3 항에 있어서, 상기 표시장치는,

상기 비트에러량에 대응하는 적어도 하나 이상의 LED를 포함하는 것을 특징으로 하는 위상동기루프회로의 테스트장치.
제 3 항에 있어서, 상기 표시장치는,

상기 비트에러량을 표시하는 외부 표시장치; 및

상기 비트에러량을 직렬 통신방식으로 상기 외부 표시장치에 전송하는 직렬 입/출력부를 포함하는 위상동기루프회로의 테스트장치.