KR100328825B1 - Error prevention circuit - Google Patents

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Abstract

본 발명은 오동작 방지 회로에 관한 것으로, 종래 사용자 프로그램의 수행시간이 왓치독 타이머의 오버플로우 시간보다 긴 경우 복수의 왓치독 클리어 신호를 통해 상기 왓치독 타이머를 초기화시켜 상기 사용자 프로그램을 정상적으로 수행하게 되나, 파워 노이즈 등으로 인해 시스템이 오동작을 하여 오버플로우 시간 내에 계속해서 왓치독 클리어 신호를 상기 왓치독 타이머로 인가하는 경우 상기 시스템의 오동작이 계속되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 왓치독 클리어 신호의 수를 계수하여 소정횟수이상이면 오버플로우 명령을 출력함으로써, 상기 마이크로 컴퓨터를 리셋시켜 상기 왓치독 클리어 신호에 의해 왓치독 타이머의 무한 루프 수행을 방지하여 상기 마이크로 컴퓨터의 오동작을 방지하는 효과가 있다.The present invention relates to a malfunction prevention circuit. When the execution time of a conventional user program is longer than the overflow time of a watchdog timer, the watchdog timer is initialized through a plurality of watchdog clear signals to perform the user program normally. When the system malfunctions due to power noise or the like, and the watchdog clear signal is continuously applied to the watchdog timer within the overflow time, the system malfunctions. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and counts the number of watchdog clear signals and outputs an overflow command when the watchdog clear signal exceeds a predetermined number of times, thereby resetting the microcomputer to reset the watchdog clear signal. By preventing the watchdog timer to perform an endless loop, there is an effect of preventing the malfunction of the microcomputer.

Description

오동작 방지 회로{ERROR PREVENTION CIRCUIT}Malfunction prevention circuit {ERROR PREVENTION CIRCUIT}

본 발명은 오동작 방지 회로에 관한 것으로, 특히 시스템의 오동작을 방지하기 위하여 사용하는 오동작 방지 회로에 있어서 왓치독 클리어 신호를 계수함에 따라 클리어 명령을 포함하는 사용자 프로그램에 의한 특정 루틴의 무한 반복을 감지하여 시스템을 리셋시키도록 한 오동작 방지 회로에 관한 것이다.The present invention relates to a malfunction prevention circuit. In particular, in a malfunction prevention circuit used to prevent a malfunction of a system, an infinite repetition of a specific routine by a user program including a clear command is detected by counting a watchdog clear signal. A malfunction prevention circuit for resetting the system is provided.

도 1은 종래 오동작 방지 회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 시스템 리셋 신호(SR), 정지 신호(STOP) 및 왓치독 클리어 신호(WDTR)를 입력받아 이를 논리합 연산하여 출력하는 제1 논리합 게이트(OR1)와; 클럭단(CK)으로 인가되는 클럭(CLK)을 계수하여 소정횟수이상이면 오버플로우 신호(OF)를 출력하며, 클리어단(CLR)으로 인가되는 상기 제1 논리합 게이트(OR1)의 출력신호에 의해 클리어되는 왓치독 타이머(10)와; 상기 왓치독 타이머(10)의 오버플로우 신호(OF)와 다른 시스템 리셋 신호(Other System Reset Signal)를 입력받아 논리합 연산하는 제2 논리합 게이트(OR2)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명한다.FIG. 1 is a circuit diagram illustrating a conventional malfunction prevention circuit. As shown in FIG. 1, a system reset signal SR, a stop signal STOP, and a watchdog clear signal WDTR may be received and output by performing an OR operation. An AND gate OR1; The clock CLK applied to the clock terminal CK is counted to output the overflow signal OF when a predetermined number or more, and the output signal of the first logical sum gate OR1 applied to the clear terminal CLR is output. A watchdog timer 10 to be cleared; And a second OR gate OR2 that receives the overflow signal OF of the watchdog timer 10 and the other system reset signal, and performs an OR operation. Describe the process in detail.

최초 파워 온 신호(Power_On), 리셋 신호(Reset) 등의 다른 시스템 리셋 신호(Other System Reset Signal)를 입력받은 제2 논리합 게이트(OR2)는 이를 논리합 연산하여 시스템 리셋 신호(SR)로 마이크로 컴퓨터(미도시)로 출력하여 이를 초기화시킴과 동시에 제1 논리합 게이트(OR1)로 출력하게 되고, 이에 따라 상기 제1논리합 게이트(OR1)는 이를 왓치독 타이머(10)의 클리어단(CLR)으로 인가하여 상기 왓치독 타이머(10)를 초기화시키게 된다.The second OR gate OR2 receiving the other system reset signal such as an initial power-on signal (Power_On), a reset signal (Reset), or the like, performs an OR operation on the microOR (the system reset signal SR). Not shown) and initializes it and simultaneously outputs it to the first logic sum gate OR1. Accordingly, the first logic sum gate OR1 applies this to the clear terminal CLR of the watchdog timer 10. The watchdog timer 10 is initialized.

그 후, 상기 왓치독 타이머(10)는 클럭단(CK)으로 인가되는 시스템 클럭(CLK)을 계수하게 되며, 소정횟수 이상 클럭이 인가되면 오버플로우 신호(OF)를 상기 제2 논리합 게이트(OR2)로 출력하여 상기 마이크로 컴퓨터를 초기화시키게 되며, 이때, 상기 왓치독 타이머(10)가 N비트 카운터일 경우, 상기 소정 횟수는 2N-1이 된다.Thereafter, the watchdog timer 10 counts the system clock CLK applied to the clock terminal CK. When the clock is applied for a predetermined number of times or more, the watchdog timer 10 applies the overflow signal OF to the second OR gate OR2. ) To initialize the microcomputer. In this case, when the watchdog timer 10 is an N-bit counter, the predetermined number is 2 N-1 .

따라서, 상기 왓치독 타이머(10)의 오버플로우 시간보다 오랫동안 사용자 프로그램을 수행하기 위해서 오버플로우되기 이전에 왓치독 클리어 신호(WDTR)를 상기 제1 논리합 게이트(OR1)로 출력하여 상기 왓치독 타이머(10)를 초기화시키게 된다.Therefore, the watchdog clear signal WDTR is output to the first OR gate OR1 before the overflow of the watchdog timer 10 to perform a user program longer than the overflow time of the watchdog timer 10. 10) will be initialized.

그리고, 상기 마이크로 컴퓨터에서 사용자 프로그램의 수행시간이 길어지면, 왓치독 클리어 신호(WDTR)를 여러번 출력하여 상기 왓치독 타이머(10)를 오버플로우되기 이전에 초기화시켜 상기 사용자 프로그램을 수행하게 된다.When the execution time of the user program is long in the microcomputer, the watchdog clear signal WDTR is output several times to initialize the watchdog timer 10 before overflowing to perform the user program.

그리고, 정상적인 루프를 따라 사용자 프로그램을 수행하는 중, 파워노이즈에 의해 상기 마이크로 컴퓨터가 오동작하여 상기 왓치독 타이머(10)의 오버플로우 시간이내에 왓치독 클리어 신호(WDTR)가 인가되지 않을 경우, 상기 왓치독 타이머(10)에서 오버플로우 신호(OF)를 제2 논리합 게이트(OR2)를 통해 상기 마이크로 컴퓨터로 인가하여 상기 마이크로 컴퓨터를 초기화시켜 정상동작으로 복귀시킨다.If the microcomputer is malfunctioning due to power noise and the watchdog clear signal WDTR is not applied within the overflow time of the watchdog timer 10 while executing the user program along the normal loop, the watch The overflow signal OF is applied to the microcomputer through the second logic sum gate OR2 by the readout timer 10 to initialize the microcomputer to return to normal operation.

상기와 같이 종래 사용자 프로그램의 수행시간이 왓치독 타이머의 오버플로우 시간보다 긴 경우 복수의 왓치독 클리어 신호를 통해 상기 왓치독 타이머를 초기화시켜상기 사용자 프로그램을 정상적으로 수행하게 되나, 파워 노이즈 등으로 인해 시스템이 오동작을 하여 오버플로우 시간 내에 계속해서 왓치독 클리어 신호를 상기 왓치독 타이머로 인가하는 경우 상기 시스템의 오동작이 계속되는 문제점이 있었다.As described above, when the execution time of the conventional user program is longer than the overflow time of the watchdog timer, the watchdog timer is initialized through a plurality of watchdog clear signals to perform the user program normally. When the watchdog clear signal is continuously applied to the watchdog timer due to the malfunction, the malfunction of the system continues.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 왓치독 클리어 신호를 계수함에 따라 사용자 프로그램에 의한 특정 루틴의 무한 반복을 감지하여 시스템을 리셋시키도록 한 오동작 방지 회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-described conventional problems, and provides a malfunction prevention circuit for resetting the system by detecting an infinite repetition of a specific routine by a user program as the watchdog clear signal is counted. Has its purpose.

도 1은 종래 오동작 방지 회로의 구성을 보인 회로도.1 is a circuit diagram showing a configuration of a conventional malfunction prevention circuit.

도 2는 본 발명 오동작 방지 회로의 구성을 보인 회로도.2 is a circuit diagram showing the configuration of the present invention malfunction prevention circuit.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

100,110 : 왓치독 타이머 OR1 ∼ OR3 : 논리합 게이트100,110: watchdog timer OR1 to OR3: logical sum gate

상기와 같은 목적을 달성하기 위한 본 발명의 구성은 시스템 리셋 신호, 정지 신호 및 왓치독 클리어 신호를 입력받아 논리합 연산하여 출력하는 제1 논리합 게이트와; 클럭단으로 인가되는 클럭을 계수하여 소정횟수이상이면 오버플로우 신호를 출력하며, 클리어단으로 인가되는 상기 제1 논리합 게이트의 출력신호에 의해 초기화되는 왓치독 타이머와; 상기 시스템 리셋 신호 또는 정지 신호에 의해 초기화되고, 상기 왓치독 클리어 신호를 계수하여 소정횟수이상이면 오버플로우 신호를 출력하는 왓치독 클리어부와; 상기 왓치독 타이머 및 왓치독 클리어부의 오버플로우 신호와 다른 시스템 리셋 신호를 입력받아 논리합 연산하여 출력하는 제2 논리합 게이트로 구성하여 된 것을 특징으로 한다.According to another aspect of the present invention, there is provided a system including: a first OR gate for receiving a system reset signal, a stop signal, and a watchdog clear signal and performing an OR operation to output the OR signal; A watchdog timer that counts a clock applied to a clock stage and outputs an overflow signal when the clock is applied to the clock stage and is initialized by an output signal of the first logical sum gate applied to a clear stage; A watchdog clear unit which is initialized by the system reset signal or the stop signal and counts the watchdog clear signal and outputs an overflow signal when the watchdog clear signal is over a predetermined number of times; And a second logic sum gate configured to receive a logic OR operation by receiving an overflow signal different from the overflow signal of the watchdog timer and the watchdog clear part, and outputting the logical sum operation.

그리고, 상기 왓치독 클리어부는 시스템 리셋 신호와 정지 신호를 입력받아 논리합 연산하여 출력하는 논리합 게이트와; 클리어단으로 인가되는 상기 논리합 게이트의 출력신호에 의해 초기화되며, 클럭단의 왓치독 클리어 신호를 계수하여 소정횟수이상이면 오버플로우 신호를 출력하는 왓치독 타이머로 구성하여 된 것을 특징으로 한다.The watchdog clear unit may include a logic sum gate configured to receive a system reset signal and a stop signal and perform a logical sum operation on the watchdog clear unit; The watchdog timer is initialized by the output signal of the logic sum gate applied to the clear stage, and is configured as a watchdog timer that counts the watchdog clear signal of the clock stage and outputs an overflow signal when a predetermined number or more is exceeded.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.

도 2는 본 발명 오동작 방지 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 시스템 리셋 신호(SR), 정지 신호(STOP) 및 왓치독 클리어 신호(WDTR)를 입력받아 논리합 연산하여 출력하는 제1 논리합 게이트(OR1)와; 클럭단(CK)으로 인가되는 클럭(CLK)을 계수하여 소정횟수이상이면 오버플로우 신호(OF1)를 출력하며, 클리어단(CLR)으로 인가되는 상기 제1 논리합 게이트(OR1)의 출력신호에 의해 초기화되는 제1 왓치독 타이머(100)와; 상기 시스템 리셋 신호(SR)와 정지 신호(STOP)를 입력받아 논리합 연산하여 출력하는 제2 논리합 게이트(OR2)와; 클리어단(CLR)으로 인가되는 상기 제2 논리합 게이트(OR2)의 출력신호에 의해 초기화되며, 클럭단(CK)의 상기 왓치독 클리어 신호(WDTR)를 계수하여 소정횟수이상이면 오버플로우 신호(OF2)를 출력하는 제2 왓치독 타이머(110)와; 상기 오버플로우 신호(OF1)(OF2)와 다른 시스템 리셋 신호(Other System Reset Signal)를 입력받아 논리합 연산하여 출력하는 제3 논리합 게이트(OR3)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 상세히 설명한다.FIG. 2 is a circuit diagram illustrating a malfunction prevention circuit of the present invention. As shown in FIG. 2, a system reset signal SR, a stop signal STOP, and a watchdog clear signal WDTR may be received and ORed and output. An AND gate OR1; The clock CLK applied to the clock terminal CK is counted to output the overflow signal OF1 when the predetermined number or more is exceeded, and the output signal of the first logical sum gate OR1 applied to the clear terminal CLR is output. A first watchdog timer 100 initialized; A second OR gate OR2 that receives the system reset signal SR and the stop signal STOP and outputs an OR operation; It is initialized by the output signal of the second AND gate OR2 applied to the clear terminal CLR, and the watchdog clear signal WDTR of the clock terminal CK is counted to exceed the predetermined number of times. A second watchdog timer 110 for outputting a); And a third logical OR gate OR3 that receives the overflow signal OF1 OF2 and another System Reset Signal, and outputs a logical sum operation to output the logical OR operation. It explains in detail.

최초 파워 온 신호, 리셋 신호 등의 다른 시스템 리셋 신호(Other System Reset Signal)를 입력받은 제3 논리합 게이트(OR3)를 통해 마이크로 컴퓨터(미도시)를 초기화시킴과 동시에 상기 시스템 리셋 신호(SR)를 제1,제2 논리합 게이트(OR1)(OR2)로 인가하여 제1,제2 왓치독 타이머(100)(110)를 초기화시키며, 이에 상기 제1 왓치독 타이머(100)는 클럭단(CK)으로 인가되는 시스템 클럭(CLK)을 계수한다.Initialize the microcomputer (not shown) through the third logical sum gate OR3 receiving the other system reset signal such as an initial power-on signal, a reset signal, and the like and reset the system reset signal SR. The first and second watchdog timers 100 and 110 are initialized by applying to the first and second logic sum gates OR1 and OR2, and the first watchdog timer 100 is clocked. The system clock CLK is applied.

그리고, 상기 제1 왓치독 타이머(100)가 N비트 카운터일 경우, 2N-1개이상의 클럭이 인가되면, 상기 제1 왓치독 타이머(100)는 오버플로우 신호(OF1)를 상기 제3 논리합 게이트(OR3)로 출력하여 상기 마이크로 컴퓨터를 초기화시킨다.When the first watchdog timer 100 is an N-bit counter, when 2 N-1 or more clocks are applied, the first watchdog timer 100 adds the overflow signal OF1 to the third logical sum. Output to the gate OR3 to initialize the microcomputer.

이때, 상기 오버플로우 시간보다 오랫동안 사용자 프로그램을 수행하기 위해서 상기 마이크로 컴퓨터는 오버플로우되기 이전에 왓치독 클리어 신호(WDTR)를 상기 제1 논리합 게이트(OR1)로 출력하여 상기 제1 왓치독 타이머(100)를 초기화시킨다.In this case, in order to execute a user program longer than the overflow time, the microcomputer outputs a watchdog clear signal WDTR to the first OR gate OR1 before overflowing the first watchdog timer 100. ).

이때, 상기 제2 왓치독 타이머(110)는 상기 마이크로 컴퓨터에서 출력되는 왓치독 클리어 신호(WDTR)를 계수한다.In this case, the second watchdog timer 110 counts a watchdog clear signal WDTR output from the microcomputer.

그리고, 상기 마이크로 컴퓨터에서 사용자 프로그램의 수행시간이 길어져 왓치독 클리어 신호(WDTR)가 여러번 출력되는 경우, 상기 제1 왓치독 타이머(100)가 상기 왓치독 클리어 신호(WDTR)에 의해 초기화됨에 따라 상기 마이크로 컴퓨터는 사용자 프로그램을 수행할수 있으며, 이때, 상기 제2 왓치독 타이머(110)는 상기 왓치독 클리어 신호(WDTR)의 인가횟수를 계수한다.When the execution time of the user program is long in the microcomputer and the watchdog clear signal WDTR is output several times, the first watchdog timer 100 is initialized by the watchdog clear signal WDTR. The microcomputer may execute a user program. In this case, the second watchdog timer 110 counts the number of times the watchdog clear signal WDTR is applied.

그리고, 정상적인 루프를 따라 사용자 프로그램을 수행하는 중, 파워노이즈에 의해 상기 마이크로 컴퓨터가 오동작하여 오버플로우 시간이내에 상기 제1 왓치독 타이머(100)로 왓치독 클리어 신호(WDTR)가 계속 인가되어 상기 마이크로 컴퓨터에서 오동작된 사용자 프로그램을 계속수행하는 경우, 상기 제2 왓치독 타이머(110)는 상기 왓치독 클리어 신호(WDTR)를 계수하여 소정횟수이상 인가되면, 제3 논리합 게이트(OR3)로 오버플로우 신호(OF2)를 출력하여 상기 마이크로 컴퓨터를 초기화시키며, 이때, 상기 제2 왓치독 타이머(110)가 M비트 카운터일 경우 상기 소정횟수는 2M-1이다.During the execution of the user program along the normal loop, the microcomputer malfunctions due to power noise, and the watchdog clear signal WDTR is continuously applied to the first watchdog timer 100 within the overflow time, thereby causing the microcomputer to malfunction. In the case of continuously executing a malfunctioning user program in the computer, when the second watchdog timer 110 counts the watchdog clear signal WDTR and is applied more than a predetermined number of times, the overflow signal is sent to the third OR gate OR3. (OF2) is output to initialize the microcomputer. In this case, when the second watchdog timer 110 is an M bit counter, the predetermined number is 2 M-1 .

그리고, 상기 제2 왓치독 타이머(110)에서 상기 오버플로우 신호(OF2)를 출력하면 상기 마이크로 컴퓨터는 초기화되며, 이에 따라 시스템 리셋 신호(SR) 또는 정지 신호(STOP)를 상기 제1,제2 논리합 게이트(OR1)(OR2)로 출력하여 상기 제1,제2 왓치독 타이머(100)(110)를 초기화시킨다.In addition, when the second watchdog timer 110 outputs the overflow signal OF2, the microcomputer is initialized and accordingly the system reset signal SR or the stop signal STOP is output to the first and second devices. The first and second watchdog timers 100 and 110 are initialized by outputting to the OR gate OR1 or OR2.

상기에서 상세히 설명한 바와 같이, 본 발명은 왓치독 클리어 신호의 수를 계수하여 소정횟수이상이면 오버플로우 명령을 출력함으로써, 상기 마이크로 컴퓨터를 리셋시켜 상기 왓치독 클리어 신호에 의해 왓치독 타이머의 무한 루프 수행을 방지하여 상기 마이크로 컴퓨터의 오동작을 방지하는 효과가 있다.As described in detail above, the present invention counts the number of watchdog clear signals and outputs an overflow command when the number of watchdog clear signals is greater than or equal to a predetermined number of times. There is an effect of preventing the malfunction of the microcomputer by preventing the.

Claims (2)

시스템 리셋 신호, 정지 신호 및 왓치독 클리어 신호를 입력받아 논리합 연산하여 출력하는 제1 논리합 게이트와; 클럭단으로 인가되는 클럭을 계수하여 소정횟수이상이면 제1 오버플로우 신호를 출력하며, 클리어단으로 인가되는 상기 제1 논리합 게이트의 출력신호에 의해 초기화되는 제1 왓치독 타이머와; 시스템 리셋 신호와 정지 신호를 입력받아 논리합 연산하여 출력하는 제2 논리합 게이트와; 클리어단으로 인가되는 상기 제2 논리합 게이트의 출력신호에 의해 초기화되며, 클럭단의 왓치독 클리어 신호를 계수하여 소정횟수이상이면 제2 오버플로우 신호를 출력하는 제2 왓치독 타이머와; 상기 제1, 제2 왓치독 타이머의 제1, 제2 오버플로우 신호와 다른 시스템 리셋 신호를 입력받아 논리합 연산하여 출력하는 제3 논리합 게이트로 구성하여 된 것을 특징으로 하는 오동작 방지 회로.A first AND gate for receiving the system reset signal, the stop signal, and the watchdog clear signal and performing an OR operation to output the OR signal; A first watchdog timer that counts a clock applied to a clock stage and outputs a first overflow signal when the clock is applied to a clock stage and is initialized by an output signal of the first logical sum gate applied to a clear stage; A second OR gate receiving the system reset signal and the stop signal and performing an OR operation; A second watchdog timer initialized by an output signal of the second logic sum gate applied to the clear stage, and counting a watchdog clear signal of a clock stage and outputting a second overflow signal when a predetermined number is exceeded; And a third logic sum gate configured to receive a logic sum operation and output a system reset signal different from the first and second overflow signals of the first and second watchdog timers. 청구항2는 삭제 되었습니다.Claim 2 has been deleted.
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