KR100326264B1 - 동작속도를개선하기위한선입선출회로 - Google Patents

Abstract

본 발명은 데이터 전송 시 발생하는 대기 상태(wait state)를 제거하여 동작 속도를 개선하고, 레지스터 포인팅 방식을 사용하여 원하는 시점에서의 데이터 억세스가 용이한 선입 선출 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 N레벨로 이루어진 선입 선출 회로에 있어서, 리셋 신호, 상기 N레벨 별로 라이트 동작을 각각 인에이블하기 위한 제1 내지 제N 라이트 인에이블 신호 및 상기 N레벨 별로 리드 동작을 각각 인에이블하기 위한 제1 내지 제N 리드 인에이블 신호에 응답하여 m비트의 입력 데이터를 m비트의 출력 데이터로 각각 출력하고, 데이터 저장 여부에 대한 플래그 신호를 출력하기 위한 제1 내지 제N 레지스터 수단; 및 상기 선입 선출 회로의 리드 동작 및 라이트 동작을 제어하기 위해, 상기 제1 내지 제N 레지스터 수단으로부터 출력되는 제1 내지 제N 플래그 신호에 응답하여 상기 제1 내지 제N 레지스터 수단 모두에 데이터가 저장된 풀 상태를 표시하는 제1 제어 신호 및 상기 제1 내지 제N 레지스터 수단 모두에 저장된 데이터가 없음을 나타내는 제2 제어 신호를 생성하기 위한 제어 신호 생성 수단을 포함한다.

Description

동작 속도를 개선하기 위한 선입 선출 회로{First-in first-out circuit for improving operating speed}

본 발명은 먼저 저장된 것을 먼저 꺼내는 방식(First-in First-out)의 선입 선출 회로(이하, FIFO 회로라 함)에 관한 것이다.

잘 알려진 바와 같이, FIFO 회로는 데이터 전송 시 파이프라인(pipeline) 구조로 이루어진 칩의 서로 다른 클럭 속도를 가지는 블록 사이에 위치하여 데이터를 잠시 저장하는 매체로 사용된다.

도 1은 쉬프트 레지스터로 구성된 종래의 FIFO 회로를 도시한 도면이다.

도면에 도시된 바와 같이, 종래의 FIFO 회로는 클럭 신호(clock) 및 리셋 신호(reset)를 각각 입력받아 그에 응답하여 구동하는 N개의 D 플립플롭들(FF0 내지 FFN)로 이루어지며, N개의 D 플립플롭은 입력단(D) 및 출력단(Q)이 서로 맞물리도록 직렬 연결되며, 제1 D-플립플롭의 입력단(D)으로 FIFO 회로에 저장하기 위한 입력 데이터(data_in)가 입력되고, 제N D-플립플롭의 출력단(Q)으로부터 FIFO 회로의 출력 데이터(data_out)가 나온다.

N개의 D 플립플롭들(FF0 내지 FFN)로 구성된 종래의 FIFO 회로의 동작을 다음에 설명한다.

먼저, 리셋 신호(reset)가 인에이블되어 N개의 D 플립플롭들(FF0 내지 FFN)이 모두 리셋된다. 리셋 후 클럭 신호(clock)의 제1 상승 에지에서 입력 데이터(data_in)가 제1 D 플립플롭(FF0)에 저장된다. 이어서, 클럭 신호(clock)의 제2 상승 에지에서 제1 D 플립플롭(FF0)이 클럭 신호(clock)의 제1 상승 에지에서 저장된 데이터를 제2 D 플립플롭(FF1)으로 출력하고, 제2 D 플립플롭(FF1)이 이를입력받아 저장한다. 동시에 제1 D 플립플롭(FF0)은 새로 입력되는 입력 데이터(data_in)를 다시 저장한다. 이와 같은 방식으로 입력 데이터가 제1 내지 제N D 플립플롭(FF0 내지 FFN)을 통해 차례로 쉬프트되어 최종 출력 데이터(data_out)로 나오게 된다.

상기와 같이 다수의 D 플립플롭이 직렬연결된 쉬프트 레지스터 방식의 종래 FIFO 회로는 제1 D-플립플롭으로 입력되는 처음의 데이터(data_in)가 N단의 D-플립플롭을 거쳐 FIFO의 출력으로 나오기 때문에 동작 속도가 느리고, 원하는 시점에서의 데이터 억세스가 어려운 문제가 있다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 데이터 전송 시 발생하는 대기 상태(wait state)를 제거하여 동작 속도를 개선한 선입 선출 회로를 제공하는데 그 목적이 있다.

또한, 본 발명의 다른 목적은 레지스터 포인팅 방식을 사용하여 원하는 시점에서의 데이터 억세스가 용이한 선입 선출 회로를 제공하는 데 있다.

도 1은 쉬프트 레지스터로 구성된 종래의 FIFO 회로를 도시한 도면.

도 2a 및 도 2b는 본 발명의 일실시예에 따른 N레벨로 이루어진 FIFO 회로를 도시한 도면.

* 도면의 주요 부분에 대한 설명

101 내지 10N : 레지스터부

20 : 제어부 21 : 논리곱 게이트22 : 부정논리합 게이트

D1 내지 DN : D 플립플롭

NOR1 내지 NORN : 부정논리합 게이트

TRI1 내지 TRIN : 삼상 버퍼

SR1 내지 SRN : SR 래치

상기 목적을 달성하기 위한 본 발명은 N레벨로 이루어진 선입 선출 회로에 있어서, 리셋 신호, 상기 N레벨 별로 라이트 동작을 각각 인에이블하기 위한 제1 내지 제N 라이트 인에이블 신호 및 상기 N레벨 별로 리드 동작을 각각 인에이블하기 위한 제1 내지 제N 리드 인에이블 신호에 응답하여 m비트의 입력 데이터를 m비트의 출력 데이터로 각각 출력하고, 데이터 저장 여부에 대한 플래그 신호를 출력하기 위한 제1 내지 제N 레지스터 수단; 및 상기 선입 선출 회로의 리드 동작 및 라이트 동작을 제어하기 위해, 상기 제1 내지 제N 레지스터 수단으로부터 출력되는 제1 내지 제N 플래그 신호에 응답하여 상기 제1 내지 제N 레지스터 수단 모두에 데이터가 저장된 풀 상태를 표시하는 제1 제어 신호 및 상기 제1 내지 제N 레지스터 수단 모두에 저장된 데이터가 없음을 나타내는 제2 제어 신호를 생성하기 위한 제어 신호 생성 수단을 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2a 및 도 2b는 본 발명의 일실시예에 따른 N레벨로 이루어진 FIFO 회로를 도시한 도면이다.

도면에 도시된 바와 같이, 본 발명의 FIFO 회로는 리셋 신호(reset), 라이트 동작을 인에이블시키기 위한 라이트 인에이블 신호(write1_en 내지 writeN_en) 및 리드 동작을 인에이블시키기 위한 리드 인에이블 신호(read1_en 내지 readN_en)에 응답하여 m비트의 입력 데이터(data_in[m:1])를 m비트의 출력 데이터(data_out[m:1])로 각각 출력하고, 해당 레지스터부의 데이터 저장 여부에 대한 플래그 신호(Full_Flag1 내지 Full_FlagN)를 각각 출력하는 N개의 레지스터부(101 내지 10N)와, FIFO 회로의 리드 동작 및 라이트 동작을 제어하기위해 상기 N개의 레지스터부(101 내지 10N)로부터 각각 출력되는 플래그 신호(Full_Flag1 내지 Full_FlagN)에 응답하여 상기 N개의 레지스터부(101 내지 10N) 모두에 데이터가 저장된 FIFO 풀(full) 상태를 표시하는 FIFO_Full 신호 및 상기 N개의 레지스터부(101 내지 10N) 모두에 저장된 데이터가 없음을 나타내는 FIFO_empty 신호를 생성하는 제어부(20)로 이루어진다.

좀 더 구체적으로, 상기 N개의 레지스터부(101 내지 10N) 각각은, 데이터 입력단자로 입력 데이터(data_in[m:1])를, 인에이블 단자로 라이트 인에이블 신호(write_en)를, 리셋 단자로 리셋 신호(reset)를 각각 입력받는 D 플립플롭(D)과, 리드 인에이블 신호(read_en)에 응답하여 상기 D 플립플롭(D)으로부터의 데이터를 출력 데이터(data_out[m:1])로 내보내기 위한 삼상 버퍼(tri-state buffer, TRI)와, 리드 인에이블 신호(read_en) 및 리셋 신호(reset)를 입력받아 부정논리합하는 부정논리합 게이트(NOR)와, 셋 단자로 라이트 인에이블 신호(write_en)를 입력받고 상기 부정논리합 게이트(NOR)의 출력단에 클리어 단자가 연결되어 출력단자로부터 플래그 신호(Full_Flag)를 출력하는 SR 래치(SR)로 이루어진다.

그리고, 제어부(20)는 상기 N개의 레지스터부(101 내지 10N)로부터 출력되는 N개의 플래그 신호(Full_Flag1 내지 Full_FlagN)를 입력받아 논리곱하여 FIFO_Full 신호를 출력하는 논리곱 게이트(21)와, 상기 N개의 레지스터부(101 내지 10N)로부터 출력되는 N개의 플래그 신호(Full_Flag1 내지 Full_FlagN)를 입력받아 부정논리합하여 FIFO_empty 신호를 출력하는 부정논리합 게이트(22)로 이루어진다.

N개의 레지스터부(101 내지 10N)와 제어부로 이루어진 본 발명의 FIFO 회로의 동작을 도 1을 참조하여 설명하되, 설명의 편리함을 위해 FIFO 회로가 2개의 레지스터부(즉, N=2, 이하 제1 및 제2 레지스터부라 함)로 이루어진 경우에 한해 본 발명의 일실시 동작을 다음에 설명한다.

먼저, 리셋 신호(reset)가 "1"로 셋되어 제1 및 제2 레지스터부(101, 102)에 저장된 데이터가 클리어되고, 제1 및 제2 레지스터부(101, 102)의 각 부정논리합 게이트(NOR1, NOR2) 및 SR 래치(SR1, SR2)를 통해 "0"의 플래그 신호(Full_Flag1, Full_Flag2)가 제1 및 제2 레지스터부(101, 102)로부터 각각 출력된다. 따라서, FIFO_Full 신호가 "0"으로 클리어되어 FIFO 풀 상태가 아님을 나타내게 되고, FIFO_empty 신호가 "1"로 셋되어 모든 제1 및 제2 레지스터부가 비어있는 상태임을 나타내게 된다.

다음으로, 레지스터부에 데이터를 저장하기 위한 라이트 사이클 시 제1 레지스터부(101)에 데이터를 라이트하기 위해 라이트 인에이블 신호(write1_en)가 "1"로 셋되면, "1"로 셋된 라이트 인에이블 신호(write1_en)에 따라 m비트의 입력 데이터(data_in[m:1])가 제1 레지스터부(101)의 D 플립플롭(D1)에 저장되고, SR 래치(SR1)가 "1"로 셋되어 "1"의 플래그 신호(Full_Flag1)를 출력하게 된다. 따라서, "1"의 플래그 신호(Full_Flag1)와 "0"의 플래그 신호(Full_Flag2)(리셋 동작 시 클리어 동작에 의해 정해진 신호값)에 의해 논리곱 게이트(21)로부터 "0"의 FIFO_Full 신호가 출력되어 FIFO 풀 상태가 아님을 나타내게 되고, 부정논리합 게이트(22)로부터 "0"의 FIFO_empty 신호가 출력되어 제1 또는 제2 레지스터 중 어느 하나의 레지스터에 데이터가 저장되어 있음을 나타내게 된다.

한편, 레지스터부에 데이터를 저장하기 위한 라이트 사이클 시 제2 레지스터부(102)에 데이터를 라이트하기 위해 라이트 인에이블 신호(write2_en)가 "1"로 셋되면, "1"로 셋된 라이트 인에이블 신호(write2_en)에 따라 m비트의 입력 데이터(data_in[m:1])가 제2 레지스터부(102)의 D 플립플롭(D2)에 저장되고, SR 래치(SR2)가 "1"로 셋되어 "1"의 플래그 신호(Full_Flag2)를 출력하게 된다. 이때, 라이트 인에이블 신호(write1_en)는 라이트 인에이블 신호(write2_en)가 "1"로 셋되기 전에 디스에이블된다. 따라서, "1"의 플래그 신호(Full_Flag1)와 "1"의 플래그 신호(Full_Flag2)에 의해 논리곱 게이트(21)로부터 "1"의 FIFO_Full 신호가 출력되어 FIFO 풀 상태임을 나타내게 되고, 부정논리합 게이트(22)로부터 "0"의 FIFO_empty 신호가 출력되어 제1 또는 제2 레지스터 중 어느 하나의 레지스터에 데이터가 저장되어 있음을 나타내게 된다. 여기서, FIFO 풀 상태임을 나타내는 FIFO_Full 신호가 "1"로 셋된 경우 제1 및 제2 레지스터(101, 102)에 저장된 데이터가 리드될 때까지 라이트 동작을 중단한다.

다음으로, 제1 및 제2 레지스터부(101, 102)에 저장된 데이터를 리드하기 위한 리드 사이클 시 제1 레지스터부(101)에 저장된 데이터를 리드하기 위해 리드 인에이블 신호(read1_en)가 "1"로 셋되면, "1"로 셋된 리드 인에이블 신호(read1_en)에 따라 D 플립플롭(D1)에 저장되어 있던 m비트의 데이터가 삼상 버퍼(TRI1)를 통해 m비트의 출력 데이터(data_out[m:1])로 출력된다. 그리고, "1"로 셋된 리드 인에이블 신호(read1_en)에 의해 SR 래치(SR1)가 "0"로 클리어 되어 "0"의 플래그 신호(Full_Flag1)를 출력하게 된다. 따라서, "0"의 플래그 신호(Full_Flag1)와 "1"의플래그 신호(Full_Flag2)에 의해 논리곱 게이트(21)로부터 "0"의 FIFO_Full 신호가 출력되어 FIFO 풀 상태가 아님을 나타내게 되고, 부정논리합 게이트(22)로부터 "0"의 FIFO_empty 신호가 출력되어 제1 또는 제2 레지스터 중 어느 하나의 레지스터에 데이터가 저장되어 있음을 나타내게 된다.

한편, 제2 레지스터부(102)에 저장된 데이터를 리드하기 위해 리드 인에이블 신호(read2_en)가 "1"로 셋되면, "1"로 셋된 리드 인에이블 신호(read2_en)에 따라 D 플립플롭(D2)에 저장되어 있던 m비트의 데이터가 삼상 버퍼(TRI2)를 통해 m비트의 출력 데이터(data_out[m:1])로 출력된다. 이때, 리드 인에이블 신호(read1_en)는 리드 인에이블 신호(read2_en)가 "1"로 셋되기 전에 디스에이블된다. 그리고, "1"로 셋된 리드 인에이블 신호(read2_en)에 의해 SR 래치(SR2)가 "0"로 클리어 되어 "0"의 플래그 신호(Full_Flag2)를 출력하게 된다. 따라서, "0"의 플래그 신호(Full_Flag1)와 "0"의 플래그 신호(Full_Flag2)에 의해 논리곱 게이트(21)로부터 "0"의 FIFO_Full 신호가 출력되어 FIFO 풀 상태가 아님을 나타내게 되고, 부정논리합 게이트(22)로부터 "1"의 FIFO_empty 신호가 출력되어 제1 또는 제2 레지스터가 비어있음을 나타내게 된다. 여기서, 제1 및 제2 레지스터가 비어있음 나타내는 FIFO_empty 신호가 "1"로 셋된 경우 제1 및 제2 레지스터(101, 102)에 새로운 데이터를 라이트할 때까지 리드 동작을 중단한다.

본 발명의 FIFO 회로 동작은 상술한 바와 같은 제1 및 제2 레지스터로 이루어진 FIFO 회로에 한정되지 않고, 제N 레지스터로 확장하여 동작이 가능하다.

또한, 레지스터 포인팅 방식의 리드 및 라이트 동작이 가능함으로써, 데이터의 라이트 시 순서에 상관없이 레지스터를 포인팅하여 원하는 레지스터에 입력 데이터를 라이트할 수 있고, 순서에 관계없이 데이터가 저장된 원하는 레지스터부로부터 데이터를 리드할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 제1 D-플립플롭으로 입력되는 처음의 데이터(data_in)가 N단의 D-플립플롭을 거쳐 FIFO의 출력으로 나오는 종래의 FIFO 회로와 달리 데이터 전송 시 인에이블 신호에 의한 레지스터 포인팅 방식으로 리드 및 라이트 동작을 수행함으로써 대기 상태를 제거하여 동작 속도를 개선할 수 있는 탁월한 효과가 있다.

또한, 인에이블 신호에 의한 레지스터 포인팅 방식으로 원하는 시점에서의 데이터 리드 및 라이트 동작이 가능하다.

Claims (7)

1. N레벨로 이루어진 선입 선출 회로에 있어서,

   리셋 신호, 상기 N레벨 별로 라이트 동작을 각각 인에이블하기 위한 제1 내지 제N 라이트 인에이블 신호 및 상기 N레벨 별로 리드 동작을 각각 인에이블하기 위한 제1 내지 제N 리드 인에이블 신호에 응답하여 m비트의 입력 데이터를 m비트의 출력 데이터로 각각 출력하고, 데이터 저장 여부에 대한 플래그 신호를 출력하기 위한 제1 내지 제N 레지스터 수단; 및

   상기 선입 선출 회로의 리드 동작 및 라이트 동작을 제어하기 위해, 상기 제1 내지 제N 레지스터 수단으로부터 출력되는 제1 내지 제N 플래그 신호에 응답하여 상기 제1 내지 제N 레지스터 수단 모두에 데이터가 저장된 풀 상태를 표시하는 제1 제어 신호 및 상기 제1 내지 제N 레지스터 수단 모두에 저장된 데이터가 없음을 나타내는 제2 제어 신호를 생성하기 위한 제어 신호 생성 수단

   을 포함하여 이루어지는 선입 선출 회로.
2. 제 1 항에 있어서, 상기 제1 내지 제N 레지스터 수단은 각각,

   상기 리셋 신호 및 상기 라이트 인에이블 신호에 응답하여 상기 입력 데이터를 저장하기 위한 데이터 저장 수단;

   상기 리드 인에이블 신호에 응답하여 상기 데이터 저장 수단으로부터의 데이터를 상기 출력 데이터로 내보내기 위한 데이터 전달 수단;

   상기 리드 인에이블 신호 및 상기 리셋 신호를 입력받아 부정논리합하는 부정논리합 수단; 및

   상기 라이트 인에이블 신호 및 상기 부정논리합 수단으로부터 출력되는 신호에 응답하여 상기 레지스터 수단의 데이터 저장 여부에 대한 플래그 신호를 생성하는 플래그 신호 생성 수단

   을 포함하여 이루어지는 선입 선출 회로.
3. 제 2 항에 있어서, 상기 데이터 저장 수단은,

   데이터 입력단자로 상기 입력 데이터를, 인에이블 단자로 상기 라이트 인에이블 신호를, 리셋 단자로 상기 리셋 신호를 각각 입력받는 D 플립플롭을 구비하는 것을 특징으로 하는 선입 선출 회로.
4. 제 2 항 또는 제 3 항에 있어서, 상기 플래그 신호 생성 수단은,

   셋 단자로 상기 라이트 인에이블 신호를 입력받고, 상기 부정논리합 수단의 출력단에 클리어 단자가 연결되어 출력단자로부터 상기 플래그 신호가 출력되는 SR 래치를 구비하는 것을 특징으로 하는 선입 선출 회로.
5. 제 1 항에 있어서, 상기 제어 신호 생성 수단은,

   상기 제1 내지 제N 플래그 신호를 입력받아 논리곱하여 상기 제1 제어 신호로 출력하는 논리곱 수단; 및

   상기 제1 내지 제N 플래그 신호를 입력받아 부정논리합하여 상기 제2 제어 신호로 출력하는 부정논리합 수단

   을 포함하여 이루어지는 선입 선출 회로.
6. 제 1 항에 있어서, 상기 제1 내지 제N 라이트 인에이블 신호는,

   각기 다른 시간에서 인에이블되는 것을 특징으로 하는 선입 선출 회로.
7. 제 1 항에 있어서, 상기 제1 내지 제N 리드 인에이블 신호는,

   각기 다른 시간에서 인에이블되는 것을 특징으로 하는 선입 선출 회로.