KR100323221B1 - Field emitter of field emission display device and manufacturing method thereof - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 68
- 229910052751 metal Inorganic materials 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000010408 film Substances 0.000 claims description 18
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 239000010409 thin film Substances 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000005684 electric field Effects 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 229910052758 niobium Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
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- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/02—Main electrodes
- H01J1/30—Cold cathodes, e.g. field-emissive cathode
Abstract
원통 모양의 게이트 홀을 구현할 수 있는 전계 방출 표시 소자의 필드 에미터 및 그 제조 방법이 개시되어 있다. 기판의 중앙 부분에 금속섬이 형성되어 있고, 상기 금속섬의 외측으로 일정거리 이격되어 캐소드 전극이 형성되어 있다. 저항층은 상기 금속섬의 양단 및 캐소드 전극 상에 형성되어 상기 금속섬과 캐소드 전극을 연결한다. 상기 금속섬 및 상기 저항층 상에는 상기 금속섬의 일부 표면을 노출하는 게이트 홀을 갖는 게이트 절연층 및 게이트 전극이 형성되어 있고, 상기 게이트 홀에 마이크로 팁이 형성된다. 마이크로 팁에 정확한 저항이 연결되도록 하여 마이크로 팁에 흐르는 전류를 쉽게 제어할 수 있다.A field emitter of a field emission display device capable of implementing a cylindrical gate hole and a method of manufacturing the same are disclosed. Metal islands are formed in the center portion of the substrate, and cathode electrodes are formed by being spaced apart from the metal islands by a predetermined distance. A resistance layer is formed on both ends of the metal island and the cathode electrode to connect the metal island and the cathode electrode. A gate insulating layer and a gate electrode having a gate hole exposing a portion of the surface of the metal island are formed on the metal island and the resistance layer, and a micro tip is formed in the gate hole. The correct resistance is connected to the micro tip, making it easy to control the current through the micro tip.
Description
본 발명은 표시 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 전계방출 표시 소자의 필드 에미터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a display element and a method of manufacturing the same, and more particularly, to a field emitter of a field emission display device and a method of manufacturing the same.
일반적으로, 전계 방출 표시 소자는 금속으로 이루어진 마이크로 팁에 강한 전기장이 인가될 때 마이크로 팁에서 전자들이 방출하는 성질을 이용하는 소자이다. 특히, 1968년 C.A 스핀트(spindt)에 의해 처음 제기된 박막형 전계 방출 소자의 필드 에미터는 전자 방출용 마이크로 팁을 원뿔 모양으로 뾰족하게 만들고, 마이크로 팁에 전압을 인가하기 위한 게이트 전극을 수 ㎛로 아주 가까이 위치하여 수십 볼트의 낮은 전압에서도 전자 방출을 가능하게 하였다. 이에 따라, 애노드에 수백 볼트의 전압을 일정하게 인가하고 마이크로 팁(캐소드 전극)에 OV, 게이트 전극에 수십 볼트의 전압을 인가하게 되면 게이트 전극과 마이크로 팁 간의 강한 전기장에 의하여 마이크로 팁에서 전자가 방출되어 애노드 전극으로 가속되어 도달하게 된다. 하지만, 강한 전기장에 의한 전자 방출로 인한 높은 전류에 의하여 주울열이 발생하고 이로 인하여 마이크로 팁이 파괴되고, 더 나아가서는 게이트 전극간의 전기적인 쇼트에 의하여 소자의 파괴가 발생할 수 있다.In general, a field emission display device is a device that uses a property that electrons are emitted from a micro tip when a strong electric field is applied to the micro tip made of a metal. In particular, the field emitter of the thin-film field-emitting device first proposed by CA Spindt in 1968 sharpens the microtip for electron emission into a conical shape, and the gate electrode for applying a voltage to the microtip is several micrometers. It is located very close, enabling electron emission even at low voltages of tens of volts. Accordingly, when a voltage of several hundred volts is uniformly applied to the anode, and OV is applied to the micro tip (cathode electrode) and tens of volts to the gate electrode, electrons are emitted from the micro tip by a strong electric field between the gate electrode and the micro tip. And accelerated to the anode electrode to reach. However, Joule heat is generated by the high current due to the electron emission due to the strong electric field, which causes the micro tip to be destroyed, and furthermore, the device may be destroyed by the electrical short between the gate electrodes.
이를 방지하기 위하여 초기에는 게이트 전극과 캐소드 전극의 외부에 전기 저항을 부착시켜 캐소드 전극의 과전류를 억제하는 단순한 전기 회로를 이용하였다. 이는 외부 전원 장치의 보호는 물로 필드 에미터의 보호를 꾀할 수 있지만 전계 방출 표시 소자의 단위 픽셀의 균일성은 확보할 수 가 없다. 이를 해결하기 위하여, 최근에는 단위 픽셀에 각각의 저항을 형성시키는 기술이 제안되었는데, 이를 도 1 내지 도 3을 이용하여 상세히 설명한다.In order to prevent this, a simple electric circuit was initially used by attaching an electrical resistance to the outside of the gate electrode and the cathode electrode to suppress the overcurrent of the cathode electrode. This means that the protection of the external power supply can protect the field emitter with water, but the uniformity of the unit pixels of the field emission display device cannot be ensured. In order to solve this problem, a technique for forming respective resistors in a unit pixel has recently been proposed, which will be described in detail with reference to FIGS. 1 to 3.
도 1은 종래의 수직형 저항층을 갖는 전계 방출 표시 소자의 필드 에미터의한 픽셀을 나타내는 단면도이다.1 is a cross-sectional view showing a pixel of a field emitter of a field emission display device having a conventional vertical resistive layer.
구체적으로, 종래의 수직형 저항층을 갖는 전계 방출 표시 소자의 필드 에미터는 절연막(3)이 형성된 기판(1) 상에 마련된 캐소드 전극(5)과 마이크로 팁(15) 사이에 수직 저항 성분으로 저항층(7)이 형성되어 있다. 이에 따라, 캐소드 전극(5)과 게이트 절연막(9) 상에 형성된 게이트 전극(11)에 전압이 인가될 때, 원뿔형의 마이크로 팁(15)에서 전자가 방출되고 저항층(7)에 의하여 전자방출이 제한된다. 도 1은 따로 차지하는 저항층(7) 공간이 불필요하므로 마이크로 팁 수의 감소와 해상도 저하는 방지할 수 있다. 도 1에서, 참조번호 13은 애노드 전극을 나타낸다.Specifically, a field emitter of a field emission display device having a conventional vertical resistive layer has a resistance as a vertical resistance component between the cathode electrode 5 and the micro tip 15 provided on the substrate 1 on which the insulating film 3 is formed. Layer 7 is formed. Accordingly, when a voltage is applied to the cathode electrode 5 and the gate electrode 11 formed on the gate insulating film 9, electrons are emitted from the conical micro tip 15 and electrons are emitted by the resistive layer 7. This is limited. In Fig. 1, the space of the resistive layer 7 that is occupied separately is unnecessary, so that the number of micro tips and the resolution can be prevented. In Fig. 1, reference numeral 13 denotes an anode electrode.
도 2는 종래의 수평형 저항층을 갖는 전계 방출 표시 소자의 필드 에미터의 한 픽셀을 나타내는 단면도이다.2 is a cross-sectional view showing one pixel of a field emitter of a field emission display device having a conventional horizontal resistive layer.
구체적으로, 종래의 수평형 저항층을 갖는 전계 방출 표시 소자의 필드 에미터는 절연층(23)이 형성된 기판(21) 상에 마련된 캐소드 전극(25)의 중앙부분을 저항층(27)으로 채워 수평 저항 성분을 만들고, 상기 저항층 (27)상에 마이크로 팁(33)이 형성되어 있다. 즉, 캐소드 전극(25)의 외부에서 저항층(27)의 표면을 따라 마이크로 팁(33)에 전자가 공급된다. 따라서, 캐소드 전극(25)과의 거리에 따라 각 마이크로 팁(33)의 저항이 다를 수 있고 저항층(27)을 형성할 넓은 공간이 필요하므로 픽셀당 마이크로 팁(33) 수가 제한을 받는다. 도 2에서, 참조번호 29 및 31은 게이트 절연층 및 게이트 전극을 나타낸다.Specifically, the field emitter of the field emission display device having the conventional horizontal resistive layer is horizontally filled with the resistive layer 27 by filling a central portion of the cathode electrode 25 provided on the substrate 21 on which the insulating layer 23 is formed. A resistive component is made, and a micro tip 33 is formed on the resistive layer 27. That is, electrons are supplied to the micro tip 33 along the surface of the resistive layer 27 from the outside of the cathode electrode 25. Therefore, since the resistance of each micro tip 33 may vary according to the distance from the cathode electrode 25, and a large space for forming the resistance layer 27 is required, the number of micro tips 33 per pixel is limited. In Fig. 2, reference numerals 29 and 31 denote gate insulating layers and gate electrodes.
도 3은 종래의 수직형과 수평형의 저항층을 갖는 전계 방출 표시 소자의 필드 에미터의 한 픽셀을 나타내는 단면도이다.3 is a cross-sectional view showing one pixel of a field emitter of a field emission display device having a conventional vertical and horizontal resistive layer.
구체적으로, 종래의 수직형과 수평형의 저항층을 갖는 전계 방출 표시 소자는 도 1 및 도 2의 혼합 형태의 구조이다. 즉, 절연층(43)이 형성된 기판(41) 상에 마련된 캐소드 전극(45)과 게이트 절연층(47) 상에 형성된 게이트 전극(49)에 전압이 인가되면 마이크로 팁(51)에서 전자가 방출되는데, 캐소드 전극(45)과 전극섬(44)과의 수평 저항, 및 전극섬(44)과 마이크로 팁(51)간의 수직 저항으로 전류 제한이 이루어진다.Specifically, the conventional field emission display device having the vertical and horizontal resistive layers has a mixed structure of FIGS. 1 and 2. That is, when voltage is applied to the cathode electrode 45 provided on the substrate 41 on which the insulating layer 43 is formed and the gate electrode 49 formed on the gate insulating layer 47, electrons are emitted from the micro tip 51. The current is limited by the horizontal resistance between the cathode electrode 45 and the electrode island 44 and the vertical resistance between the electrode island 44 and the micro tip 51.
그런데, 종래의 전계 방출 표시 소자의 필드 에미터를 제작할 때 게이트 절연층은 실리콘 산화막을 사용하며, 저항층은 비정질 실리콘막을 사용한다. 따라서, 게이트 홀을 형성하기 위한 건식식각시 실리콘 산화막과 비정질 실리콘막도 동시에 식각되기 때문에 실리콘 산화막과 비정질 실리콘막간의 선택 식각이 어려운 문제점이 있다. 즉, 정확한 원통 모양의 게이트 홀 구현이 어렵다.However, when fabricating a field emitter of a conventional field emission display device, the gate insulating layer uses a silicon oxide film and the resistive layer uses an amorphous silicon film. Accordingly, since the silicon oxide film and the amorphous silicon film are simultaneously etched during the dry etching for forming the gate hole, selective etching between the silicon oxide film and the amorphous silicon film is difficult. In other words, it is difficult to implement an accurate cylindrical gate hole.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제를 해결하여 원통 모양의 게이트 홀을 구현할 수 있는 전계 방출 표시 소자의 필드 에미터를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a field emitter of a field emission display device capable of realizing a cylindrical gate hole by solving the above problem.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 전계 방출 표시 소자의 필드 에미터를 제조하는 데 적합한 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a manufacturing method suitable for manufacturing a field emitter of the field emission display device.
도 1은 종래의 수직형 저항층을 갖는 전계 방출 표시 소자의 필드 에미터의 한 픽셀을 나타내는 단면도이다.1 is a cross-sectional view showing one pixel of a field emitter of a field emission display device having a conventional vertical resistive layer.
도 2는 종래의 수평형 저항층을 갖는 전계 방출 표시 소자의 필드 에미터의 한 픽셀을 나타내는 단면도이다.2 is a cross-sectional view showing one pixel of a field emitter of a field emission display device having a conventional horizontal resistive layer.
도 3은 종래의 수직형과 수평형의 저항층을 갖는 전계 방출 표시 소자의 필드 에미터의 한 픽셀을 나타내는 단면도이다.3 is a cross-sectional view showing one pixel of a field emitter of a field emission display device having a conventional vertical and horizontal resistive layer.
도 4는 본 발명의 저항층을 갖는 전계 방출 표시 소자의 필드 에미터의 한 픽셀을 나타내는 평면도이다.4 is a plan view showing one pixel of the field emitter of the field emission display device having the resistive layer of the present invention.
도 5는 도 4의 A-A선에 따른 단면도이다.5 is a cross-sectional view taken along the line A-A of FIG.
도 6 내지 도 8은 도 4의 A-A에 따른 전계 방출 표시 소자의 필드 에미터 제조방법을 설명하기 위한 단면도들이다.6 to 8 are cross-sectional views illustrating a method of manufacturing a field emitter of the field emission display device according to A-A of FIG. 4.
상기 기술적 과제를 달성하기 위하여, 본 발명의 전계 방출 표시 소자의 필드 에미터는 기판의 중앙 부분에 형성된 금속섬과, 상기 금속섬의 외측으로 일정거리 이격되어 형성된 캐소드 전극과, 상기 금속섬의 양단 및 캐소드 전극 상에 형성되어 상기 금속섬과 캐소드 전극을 연결하는 저항층과, 상기 금속섬 및 상기 저항층 상에 형성되고 상기 금속섬의 일부 표면을 노출하는 게이트 홀을 갖는 게이트 절연층 및 게이트 전극과, 상기 게이트 홀에 형성된 마이크로 팁을 포함하여 이루어진다.In order to achieve the above technical problem, the field emitter of the field emission display device of the present invention is a metal island formed in the central portion of the substrate, a cathode electrode formed to be spaced apart a predetermined distance outside the metal island, both ends of the metal island and A gate insulating layer and a gate electrode formed on a cathode to connect the metal island and the cathode, a gate insulating layer and a gate electrode formed on the metal island and the resistive layer and exposing a portion of the surface of the metal island; And a micro tip formed in the gate hole.
상기 금속섬은 상기 캐소드와 0.1∼20㎛의 거리로 이격되도록 구성할 수 있으며, 상기 저항층은 불순물이 도핑된 비정질 실리콘 박막으로 구성할 수 있다.The metal island may be configured to be spaced apart from the cathode at a distance of 0.1 to 20 μm, and the resistance layer may be formed of an amorphous silicon thin film doped with impurities.
또한, 상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 전계 방출 표시 소자의 제조방법은 기판의 중앙부에 금속섬을 형성하고 그 외측에 일정거리 이격되도록 캐소드 전극을 형성하는 단계와, 상기 금속섬의 양단 및 캐소드 전극 상에 형성되어 상기 금속섬 및 캐소드 전극을 연결하는 저항층을 형성하는 단계와, 상기 저항층 및 캐소드 전극 상에 형성되고 상기 금속섬의 일부 표면을 노출하는 게이트 홀을 갖는 게이트 절연층 및 게이트 전극을 형성하는 단계와, 상기 게이트 홀 속에 마이크로 팁을 형성하는 단계를 포함하여 이루어진다.In addition, in order to achieve the above technical problem, the method of manufacturing a field emission display device of the present invention comprises the steps of forming a metal island in the center of the substrate and forming a cathode electrode to be spaced apart from the outside by a predetermined distance, Forming a resistive layer formed on both ends and the cathode electrode to connect the metal island and the cathode electrode; gate insulation having a gate hole formed on the resistive layer and the cathode electrode and exposing a portion surface of the metal island. Forming a layer and a gate electrode, and forming a micro tip in the gate hole.
상기 게이트 절연층 및 게이트 전극을 형성하는 단계는 상기 저항층이 형성된 기판의 전면에 절연층 및 금속막을 형성하는 단계와, 상기 금속막 상에 상기 금속섬 상부 표면 일부를 노출하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 마스크로 하고 상기 저항층을 식각저지막으로 하여 상기 금속막 및 절연층을 동일직경으로 건식식각하여 수직내벽을 갖는 원통형의 게이트홀을 형성하는 단계와, 상기 마스크 패턴을 제거하는 단계를 포함한다.The forming of the gate insulating layer and the gate electrode may include forming an insulating layer and a metal film on the entire surface of the substrate on which the resistance layer is formed, and forming a mask pattern exposing a portion of the upper surface of the metal island on the metal film. Forming a cylindrical gate hole having a vertical inner wall by dry etching the metal layer and the insulating layer with the same diameter by using the mask pattern as a mask and the resistive layer as an etch stop layer; Removing.
상기 금속섬은 상기 캐소드와 0.1∼20㎛의 거리로 이격되게 형성할 수 있고, 상기 저항층은 불순물이 도핑된 비정질 실리콘 박막으로 형성할 수 있다.The metal island may be formed to be spaced apart from the cathode at a distance of 0.1 to 20 μm, and the resistance layer may be formed of an amorphous silicon thin film doped with impurities.
본 발명에 따른 전계 방출 표시 소자의 필드 에미터는 캐소드 전극과 금속섬 사이를 저항층으로 연결하여 마이크로 팁에 정확한 저항이 연결되도록 하여 마이크로 팁에 흐르는 전류를 쉽게 제어할 수 있다.The field emitter of the field emission display device according to the present invention can easily control the current flowing through the micro tip by connecting the cathode and the metal island with a resistive layer so that a precise resistance is connected to the micro tip.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 저항층을 갖는 전계 방출 표시 소자의 필드 에미터를 나타내는 평면도이고, 도 5는 도 4의 A-A선에 따른 단면도이다.4 is a plan view showing a field emitter of a field emission display device having a resistive layer of the present invention, and FIG. 5 is a cross-sectional view taken along the line A-A of FIG.
구체적으로, 본 발명에 따른 저항층을 갖는 전계 방출 표시 소자의 필드 에미터는 기판(101), 예컨대 실리콘이나 유리 기판의 중앙부에 형성된 금속섬(103a)과, 상기 금속섬(103a)의 외측으로 소정거리(d), 예컨대 0.1∼20㎛ 이격되어 형성된 캐소드 전극(103b)을 포함한다. 상기 금속섬(103a)의 양단 및 캐소드 전극(103b) 상에 형성되어 상기 캐소드 전극(103b)과 금속섬(103a)을 연결하는 저항층(105)을 포함한다. 상기 금속섬(103a) 및 저항층(105) 상에 형성되고 상기 금속섬(103a)의 표면 일부를 노출하는 게이트 홀(113)을 갖는 게이트 절연층(107a) 및 게이트 전극(109a)을 포함한다. 그리고, 상기 게이트 홀(113) 내의 금속섬(103a) 상에 형성된 마이크로 팁(115)을 포함한다.Specifically, the field emitter of the field emission display device having the resistive layer according to the present invention is a metal island 103a formed at the center of the substrate 101, for example, a silicon or glass substrate, and the outside of the metal island 103a. And a cathode electrode 103b formed at a distance d, for example, 0.1 to 20 mu m apart. The resistor layer 105 is formed on both ends of the metal island 103a and the cathode electrode 103b to connect the cathode electrode 103b and the metal island 103a. A gate insulating layer 107a and a gate electrode 109a formed on the metal island 103a and the resistive layer 105 and having a gate hole 113 exposing a portion of the surface of the metal island 103a. . The micro tip 115 is formed on the metal island 103a in the gate hole 113.
이상과 같은 구조를 가지는 전계 방출 표시 소자의 필드 에미터에서는 캐소드 전극(103b)과 금속섬(103a) 사이를 저항층(105)으로 연결하여 마이크로 팁(115)에 정확한 저항이 연결되어 단위 픽셀간의 방출 전류의 균일도를 향상시킬 수 있다. 특히, 캐소드 전극(103b)과 금속섬(103a)과의 거리(d)를 0.1∼20㎛로 조절하고 저항층(105)으로 사용하는 비정질 실리콘 박막에 PH3/SiH40∼1% 의 불순물을 도핑하여 박막의 비저항을 조절하여 캐소드 전극(103b)과 금속섬(103a)과의 저항을 통하여 마이크로 팁(115)에 흐르는 전류를 제어할 수 있다.In the field emitter of the field emission display device having the structure described above, the resistance is connected between the cathode electrode 103b and the metal island 103a with the resistive layer 105 so that the correct resistance is connected to the micro tip 115 so that the unit pixels are separated from each other. The uniformity of the emission current can be improved. Particularly, impurities of PH 3 / SiH 4 0-1% in the amorphous silicon thin film used as the resistive layer 105 by adjusting the distance d between the cathode electrode 103b and the metal island 103a to 0.1-20 탆. The doping may adjust the specific resistance of the thin film to control the current flowing through the micro tip 115 through the resistance between the cathode electrode 103b and the metal island 103a.
도 6 내지 도 8은 도 4의 A-A에 따른 전계 방출 표시 소자의 필드 에미터 제조방법을 설명하기 위한 단면도들이다.6 to 8 are cross-sectional views illustrating a method of manufacturing a field emitter of the field emission display device according to A-A of FIG. 4.
도 6을 참조하면, 기판(101), 예컨대 실리콘이나 유리 기판 상에 Cr, Mo, Nb, Ni 등의 금속막을 스퍼터링법 등을 이용하여 1000∼3000Å의 두께로 증착한 후 사진식각공정으로 도 4에 도시한 바와 같이 일방향으로 패터닝한다. 즉, 도 6의 단면에 도시한 바와 같이 기판(101)의 중앙부분에는 금속섬(103a)을 형성하고, 상기 금속섬(103a)과는 소정거리(d), 예컨대 0.1∼20㎛ 이격되도록 캐소드 전극(103b)을 형성한다.Referring to FIG. 6, a metal film such as Cr, Mo, Nb, Ni, or the like is deposited on a substrate 101, for example, a silicon or glass substrate, by a sputtering method, or the like to have a thickness of 1000 to 3000 GPa, and FIG. Patterning is performed in one direction as shown in FIG. That is, as shown in the cross section of FIG. 6, a metal island 103a is formed in the center portion of the substrate 101, and the cathode is spaced apart from the metal island 103a by a predetermined distance d, for example, 0.1 to 20 μm. The electrode 103b is formed.
이어서, 상기 금속섬(103a) 및 캐소드 전극(103b)이 형성된 기판(101)의 전면에 PH3/SiH40∼1% 의 불순물이 도핑된 비정질 실리콘 박막을 형성한 후 패터닝하여 상기 금속섬(103a)과 캐소드 전극(103b)을 연결하는 저항층(105)을 형성한다. 즉, 상기 저항층(105)은 도 4에 도시한 바와 같이 캐소드 전극(103b) 및 금속섬(103a)과 후에 형성되는 게이트 전극의 교차영역에 형성되고, 상기 금속섬(103a)의 양단을 덮고 상기 캐소드 전극(103b)을 포위하도록 형성된다. 이렇게 금속섬(103a) 상부에 저항층(105)을 형성하지 않을 경우 후의 게이트 홀 형성을위한 건식식각시 종래와 다르게 저항층(105)이 식각되지 않아 종래 보다 정확한 원통 모양의 게이트 홀을 형성할 수 있다.Subsequently, an amorphous silicon thin film doped with impurities of PH 3 / SiH 4 0-1% is formed on the entire surface of the substrate 101 on which the metal islands 103a and the cathode electrode 103b are formed, and then patterned to form the metal islands ( A resistive layer 105 is formed to connect 103a and the cathode electrode 103b. That is, the resistance layer 105 is formed at the intersection of the cathode electrode 103b and the metal island 103a and the gate electrode formed later, as shown in FIG. 4, covering both ends of the metal island 103a. It is formed to surround the cathode electrode 103b. When the resistive layer 105 is not formed on the metal island 103a, the resistive layer 105 is not etched unlike dry etching for forming a later gate hole, thereby forming a more accurate cylindrical gate hole. Can be.
도 7을 참조하면, 상기 저항층(105) 및 금속섬(103a)이 형성된 기판(101)의 전면에 절연층(107), 예컨대 실리콘 산화막을 플라즈마 화학 기상 증착법 또는 화학 기상 증착법 등에 의해 증착한다. 이어서, 상기 절연층(107) 상에 게이트 전극으로 사용할 Cr, Mo, Nb 또는 Ni 등의 금속막(109)을 스퍼터링 등의 방법으로 1000∼5000Å의 두께로 증착한다.Referring to FIG. 7, an insulating layer 107, for example, a silicon oxide film, is deposited on the entire surface of the substrate 101 on which the resistive layer 105 and the metal island 103a are formed by plasma chemical vapor deposition or chemical vapor deposition. Subsequently, a metal film 109, such as Cr, Mo, Nb, or Ni, to be used as the gate electrode is deposited on the insulating layer 107 to a thickness of 1000 to 5000 mm by a method such as sputtering.
도 8을 참조하면, 사진공정을 이용하여 상기 금속막 상에 상기 금속섬의 상부 일부를 노출하는 게이트 홀(113)을 갖는 마스크 패턴(111), 예컨대 포토레지스트 패턴을 형성한다.Referring to FIG. 8, a mask pattern 111 having a gate hole 113 exposing an upper portion of the metal island is formed on the metal layer, for example, a photoresist pattern, using a photolithography process.
이어서, 상기 마스크 패턴(111)을 마스크로 하여 상기 금속막(109) 및 절연층(107)을 상기 금속섬(103a)을 노출할 때까지 건식식각하여 직경 1㎛ 내외의 게이트 홀(113)을 갖는 게이트 전극(109a) 및 게이트 절연막(107a)을 형성한다. 상기 게이트 홀의 형성시 상기 금속막(109)이 Cr인 경우 Cl2/O2가스를 이용한 반응성 이온 식각법을 이용하여 식각하고, 상기 절연층(107)이 실리콘 산화막인 경우에는 CHF3/O2가스를 이용한 반응성 이온 식각법을 이용하여 식각한다.Subsequently, the metal layer 109 and the insulating layer 107 are dry-etched until the metal islands 103a are exposed by using the mask pattern 111 as a mask to form gate holes 113 having a diameter of about 1 μm. The gate electrode 109a and the gate insulating film 107a are formed. When the metal layer 109 is Cr, the metal layer 109 is etched using a reactive ion etching method using Cl 2 / O 2 gas, and when the insulating layer 107 is a silicon oxide layer, CHF 3 / O 2. Etching is performed using a reactive ion etching method using a gas.
특히, 상기 게이트 홀(113) 형성을 위하여 실리콘 산화막으로 구성된 절연층(107)의 식각시 상기 금속섬(103a)은 식각 저지막(etch stopper)으로 작용한다. 이에 따라, 종래와 비교하여 정확한 원통 모양의 게이트 홀(113)을 형성할 수있다. 또한, 본 발명은 상기 게이트 홀(113) 형성시 건식식각을 이용하여 상기 게이트 홀(113)의 측벽을 수직하게 한다. 이렇게 하면, 후에 형성되는 마이크로 팁(115)에 걸리는 전기장을 최대로 할 수 있어 많은 전자 방출 효율을 최대로 할 수 있어 방출 전류를 얻을 수 있다.In particular, the metal island 103a acts as an etch stopper when the insulating layer 107 formed of a silicon oxide film is etched to form the gate hole 113. As a result, it is possible to form an accurate cylindrical gate hole 113 as compared with the prior art. In addition, according to the present invention, the sidewall of the gate hole 113 is vertical by using dry etching when the gate hole 113 is formed. In this way, the electric field applied to the micro tip 115 formed later can be maximized, so that many electron emission efficiency can be maximized and a discharge current can be obtained.
다음에, 마스크 패턴(111)을 제거한 후 도 5에 도시한 바와 같이 통상의 스핀트 공정을 이용하여 게이트 홀(113) 속에 마이크로 팁(115)을 형성한다. 상기 마이크로 팁은 Cr, Mo, Nb 또는 Ni의 금속막을 이용하여 형성한다.Next, after removing the mask pattern 111, as shown in FIG. 5, the micro tip 115 is formed in the gate hole 113 using a conventional spin process. The micro tip is formed using a metal film of Cr, Mo, Nb, or Ni.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible with the conventional knowledge in the art within the technical idea of this invention.
상술한 바와 같이 본 발명에 따른 전계 방출 표시 소자의 필드 에미터는 캐소드 전극과 금속섬 사이를 저항층으로 연결하여 마이크로 팁에 정확한 저항이 연결되도록 한다. 따라서, 마이크로 팁에 흐르는 전류를 쉽게 제어하여 소자의 수명을 연장시킬 수 있고 방출 전류의 균일도를 높일 수 있다.As described above, the field emitter of the field emission display device according to the present invention connects the cathode electrode and the metal island with the resistive layer so that the correct resistance is connected to the micro tip. Therefore, it is possible to easily control the current flowing through the micro tip to extend the life of the device and to increase the uniformity of the emission current.
또한, 본 발명의 전계 방출 표시 소자의 필드 에미터는 금속섬 상에 저항층을 형성하지 않아 종래와 같이 저항층이 손상되지 않으며 제작 공정을 더욱 쉽게 진행할 수 있다.In addition, the field emitter of the field emission display device of the present invention does not form a resistive layer on the metal island, so that the resistive layer is not damaged as in the prior art, and the manufacturing process can be more easily performed.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990045379A KR100323221B1 (en) | 1999-10-19 | 1999-10-19 | Field emitter of field emission display device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990045379A KR100323221B1 (en) | 1999-10-19 | 1999-10-19 | Field emitter of field emission display device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010037716A KR20010037716A (en) | 2001-05-15 |
| KR100323221B1 true KR100323221B1 (en) | 2002-02-19 |
Family
ID=19615980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990045379A KR100323221B1 (en) | 1999-10-19 | 1999-10-19 | Field emitter of field emission display device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100323221B1 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100225561B1 (en) * | 1993-11-29 | 1999-10-15 | 니시무로 아츠시 | Field emission type electron source |
-
1999
- 1999-10-19 KR KR1019990045379A patent/KR100323221B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100225561B1 (en) * | 1993-11-29 | 1999-10-15 | 니시무로 아츠시 | Field emission type electron source |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010037716A (en) | 2001-05-15 |
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