KR0136686B1 - Silicon field emitter and the manufacturing method thereof - Google Patents
Silicon field emitter and the manufacturing method thereofInfo
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Abstract
기판 상부에 절연층을 형성하고 절연층 상부에는 실리콘 층을 형성한 후, 실리콘 에미터 팁을 형성하고, 전극으로 사용되는 실리콘 층을 절연층 표면까지 식각하여, 완전히 절연시킴으로, 어드레싱을 할때, 필드 에미터로 구성되는 픽셀과 픽셀 사이는 전기적으로 완전히 절연되어 서로 영향을 미치지 않는다.When forming an insulating layer on the substrate and a silicon layer on the insulating layer, forming a silicon emitter tip, and etching the silicon layer used as an electrode to the surface of the insulating layer, and completely insulated, when addressing, Pixels consisting of field emitters are completely electrically isolated from each other and do not affect each other.
Description
제1도는 종래의 spindt타입의 에미터의 단면도.1 is a cross-sectional view of a conventional spindt type emitter.
제2도는 종래의 N-웰을 이용한 실리콘 필드 에미터의 단면도.2 is a cross-sectional view of a silicon field emitter using a conventional N-well.
제3도는 (a) 내지 (f)도는 제2도의 실리콘 필드 에미터를 제조하는 공정을 순차적으로 나타낸 단면도.3 is a cross-sectional view sequentially illustrating a process of manufacturing the silicon field emitter of FIGS.
제4도의 (a) 내지 (i)도는 본 발명의 어드레스 가능한 실리콘 필드 에미터를 제조하는 공정을 순차적으로 나타낸 단면도.4 (a) to (i) are cross-sectional views sequentially illustrating a process of manufacturing the addressable silicon field emitter of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1, 11, 21 : 기판3, 15, 22 : 절연층1, 11, 21: substrate 3, 15, 22: insulating layer
23 : 실리콘층24 : 마스킹 산화막23 silicon layer 24 masking oxide film
25 : 포토레지스터층26 : 실리콘 팁25 photoresist layer 26 silicon tip
27 : 샤프닝(Sharpening)산화막28 : 절연막27: sharpening oxide film 28: insulating film
29 : 게이트 전극용 도전층4, 16, 30 : 게이트 전극29: conductive layer for gate electrode 4, 16, 30: gate electrode
17, 31 : 캐소드 전극용 패드17, 31: pad for cathode electrode
본 발명은 전계 방출 디스플레이(Field Eimission Display)를 구성하는 어드레스 가능한 실리콘 필드 에미터 및 그 제조방법에 관한 것이며, 특히, SDB(silicon direct Bonding) 웨이퍼를 이용하여 선택적으로 어드레스할 수 있게 제조된 어드레스 가능한 실리콘 필드 에미터 및 그 제조 방법에 관한 것이다.The present invention relates to an addressable silicon field emitter constituting a field emission display and a method of manufacturing the same, and more particularly, to an addressable fabricated selectively addressable using a silicon direct bonding (SDB) wafer. A silicone field emitter and a method of manufacturing the same.
종래의 어드레스 가능한 실리콘 필드 에미터에는 spindt타입과 N-웰을 이용한 필드 에미터가 있는데, 제1도에는 spindt타입의 필드 에미터가 도시되어 있다.Conventional addressable silicon field emitters include spindt type and field emitters using N-wells, and FIG. 1 shows spindt type field emitters.
먼저, 제1도에 도시된 spindt타입의 금속 에미터의 제조 공정을 살펴보면, 실리콘 기판(1)상부에 캐소드 전극(2)용 도전층을 형성하고 나서, 그 상부에 절연층(3)을 형성한다.First, referring to the manufacturing process of the spindt type metal emitter shown in FIG. 1, the conductive layer for the cathode electrode 2 is formed on the silicon substrate 1, and then the insulating layer 3 is formed thereon. do.
그후, 상기 절연층(3)상부에 게이트 전극(4)용으로 균일한 두께의 도전층을 증착시킨다.Thereafter, a conductive layer having a uniform thickness is deposited on the insulating layer 3 for the gate electrode 4.
상기 게이트 전극(4)상부에 포토레지스터 층을 증착시킨후, 포토마스크 층을 이용하여 하부의 게이트 전극(4)용 도전층과 절연층(3)을 소정 넓이로 식각시켜, 홀을 형성한다.After depositing a photoresist layer on the gate electrode 4, the conductive layer and insulating layer 3 for the lower gate electrode 4 are etched to a predetermined width using a photomask layer to form a hole.
다음에 게이트 전극(4)용 도전층 상부에 릴리스 층을 증착시킨후, 상부로부터 팁(5)형성용 금속을 증착시킨후, 릴리스 층을 제거함으로써, 도시된 바와 같은 금속 팁(5)을 가진 에미터를 제조할 수 있다.Next, by depositing a release layer on top of the conductive layer for the gate electrode 4, and then depositing a metal for forming the tip 5 from the top, and then removing the release layer, the metal tip 5 as shown is Emitters can be prepared.
그러나, 금속의 어드레스 전극과 팁 에미터를 가진 spindt타입의 필드 에미터는 신뢰도가 떨어지며, 제조방법이 어렵다는 문제점이 있었다.However, spindt type field emitters having a metal address electrode and a tip emitter have a problem of low reliability and a difficult manufacturing method.
또다른 종래의 기술로서는, 제2도에 도시된 바와 같은 N-웰을 이용한 실리콘 필드 에미터가 있는데, 실리콘 기판(11)의 소정부분에 N-웰 캐소드 전극(12)이 형성되어 있고, 그 상부에 산화막(13), 절연층(15) 및 실리콘 팁(T)이 형성되어 있고, 절연층(15) 상부의 실리콘 팁(T) 주위에는 게이트 전극(16)이 형성되어 있으며, 절연층(15)의 소정 부분은 식각되어 캐소드 전극(12)과 접촉될 수 있게 캐소드 전극 패드(17)가 형성되어 있다.Another conventional technique is a silicon field emitter using an N-well as shown in FIG. 2, wherein an N-well cathode electrode 12 is formed in a predetermined portion of the silicon substrate 11, The oxide film 13, the insulating layer 15, and the silicon tip T are formed on the upper portion, and the gate electrode 16 is formed around the silicon tip T on the insulating layer 15, and the insulating layer ( The cathode electrode pad 17 is formed so that a predetermined portion of the substrate 15 may be etched to contact the cathode electrode 12.
그러나, 상술한 종래의 N-웰을 사용하여 제조된 실리콘 필드 에미터는 고전압에서 구동할 때 인접 픽셀간의 누설 전류 때문에 어드레스가 불가능한 문제점이 있었다.However, the silicon field emitter manufactured using the above-described conventional N-well has a problem in that addressing is impossible due to leakage current between adjacent pixels when driving at high voltage.
따라서, 본 발명은 상술한 문제점을 해결하기 위해, 기판 상부에 절연층을 형성하고, 절연층 상부에는 실리콘을 형성하여, 에미터 팁과 전극으로 사용되는 실리콘을 절연층 표면까지 식각하여, 필드 에미터를 구성하고 필드 에미터로 구성되는 각각의 픽셀 사이를 완전히 절연시킴으로써, 어드레싱을 할 때 주위의 픽셀에는 영향을 미치지 않는 어드레스 가능한 실리콘 필드 에미터를 제조하는 것을 그 목적으로 한다.Therefore, in order to solve the above problems, the present invention forms an insulating layer on the substrate, and forms a silicon on the insulating layer to etch silicon used as an emitter tip and an electrode to the surface of the insulating layer, thereby forming a field emi. By constructing the emitter and completely insulating between each pixel consisting of field emitters, the aim is to produce an addressable silicon field emitter that does not affect the surrounding pixels when addressing.
상기 목적을 달성하기 위해, 본 발명은 기판 상부에 절연층을 형성하고, 그 상부에 실리콘 층을 형성하는 단계와, 상기 실리콘층 상부의 소정부분에 실리콘 산화막으로 마스킹 산화막을 형성하는 단계와, 상기 마스킹 산화막 상부에 포토레지스터층을 도포한 후, 포토마스크를 이용하여 포토레지스터층의 소정부분과 그 하부의 실리콘 층을 하부의 절연층이 노출될때까지 식각하여 절연 영역을 형성하는 단계와, 잔존하는 포토레지스터층을 제거하고 마스킹 산화막을 이용하여, 실리콘층의 소정부분을 식각하여 실리콘 팁을 형성하는 단계와, 상기 실리콘층 상부 및 실리콘 탑 주위에 샤프닝 산화막을 형성하는 단계와, 상기 실리콘팁 주위 및 절연영역 상에 형성되어 있는 샤프닝 산화막을 제거하고 전체구조 상부로부터 절연막과, 게이트 전극용 도전층을 형성하는 단계와, 포토마스크를 이용하여, 게이트 전극이 형성될 부분을 제외한 나머지 게이트 전극용 도전층을 제거하여, 게이트 전극을 형성하고 하부의 절연막의 소정부분을 식각하여, 접촉창을 형성하는 단계와, 표면이 노출되어 있는 마스킹 산화막을 제거하는 단계와, 상기 접촉창에 도전물을 증착시켜 캐소드 전극용 패드를 형성하는 단계를 포함하는 어드레스 가능한 실리콘 필드 에미터 제조방법을 특징으로 한다.In order to achieve the above object, the present invention comprises the steps of forming an insulating layer on the substrate, and forming a silicon layer thereon, forming a masking oxide film with a silicon oxide film on a predetermined portion of the silicon layer; After applying the photoresist layer on the masking oxide film, using a photomask to etch a predetermined portion of the photoresist layer and the lower silicon layer until the lower insulating layer is exposed to form an insulating region, and Removing the photoresist layer and using a masking oxide film to etch a predetermined portion of the silicon layer to form a silicon tip, forming a sharpening oxide film over the silicon layer and around the silicon top, around the silicon tip and The sharpening oxide film formed on the insulating region is removed and the insulating film and the gate electrode conduction are removed from the entire structure. Forming a gate electrode and etching a predetermined portion of the lower insulating layer by removing the conductive layer for the gate electrode except for the portion where the gate electrode is to be formed, by using a photomask. And removing the masking oxide film on which the surface is exposed, and depositing a conductive material on the contact window to form a pad for the cathode electrode.
또한, 본 발명은 어드레스 가능한 실리콘 필드 에미터로서, 기판과, 상기 기판 상부에 형성되는 절연층과, 상기 절연층 상부에 형성되는 실리콘층의 소정부분을 식각함으로써 형성되는 캐소드 전극과, 상기 실리콘층의 소정 부분을 마스킹 산화막을 이용하여 식각함으로써 형성되는 실리콘 팁과, 상기 캐소드 전극 상부에 형성되는 샤프닝 산화막과, 상기 절연층이 노출될 때까지 실리콘층의 소정부분을 식각한 후, 절연막을 증착시켜 형성되는 절연영역과, 상기 절연영역 상부에 형성되는 게이트 전극과, 상기 실리콘층이 노출될 때까지 절연영역의 소정 부분을 식각하여 접촉창을 형성한 후, 도전성 재료를 증착함으로써 형성되는 캐소드 전극용 패드를 포함하는 것을 특징으로 한다.The present invention also provides an addressable silicon field emitter comprising: a substrate, an insulating layer formed on the substrate, a cathode electrode formed by etching a predetermined portion of the silicon layer formed on the insulating layer, and the silicon layer A silicon tip formed by etching a predetermined portion of the mask using a masking oxide film, a sharpening oxide film formed on the cathode electrode, and a predetermined portion of the silicon layer is etched until the insulating layer is exposed, and then an insulating film is deposited. For cathode electrodes formed by depositing a conductive material after forming a contact window by etching an insulating region to be formed, a gate electrode formed above the insulating region, and a predetermined portion of the insulating region until the silicon layer is exposed. It characterized in that it comprises a pad.
이하, 첨부된 도면으로 본 발명을 더욱 상세하게 설명하기로 한다.Hereinafter, the present invention will be described in detail with the accompanying drawings.
제1도는 종래의 spindt 타입의 실리콘 필드 에미터의 단면도이며, 제2도는 종래의 N-웰을 사용하여 팁 에미터와 그 전극을 사용한 실리콘 필드 에미터의 단면도인데, 그 상세한 설명은 이미 서두에서 상세하게 설명되어 있으므로 더 이상의 설명은 생략하기로 한다.FIG. 1 is a cross sectional view of a conventional spindt type silicon field emitter, and FIG. 2 is a cross sectional view of a silicon field emitter using a tip emitter and its electrode using a conventional N-well, the details of which are already described at the outset. Since it is described in detail, further description thereof will be omitted.
제3도의 (a) 내지 (f)도는 제2도에 도시되어 있는 종래의 N-웰을 이용한 실리콘 필드 에미터를 제조하는 공정을 도시하고 있는데 그 공정순서를 살펴보면 실리콘 기판(11)의 소정부분에 보론과 같은 불순물로 도핑한 후 드라이브-인 공정으로 N-웰 캐소드 전극(12)을 형성한다.(제3도의 a)(A) to (f) of FIG. 3 show a process for manufacturing a silicon field emitter using the conventional N-well shown in FIG. 2 and the process sequence shows a predetermined portion of the silicon substrate 11. After the doping with an impurity such as boron, a N-well cathode electrode 12 is formed by a drive-in process (a in FIG. 3).
그후, 전체구조 상부로부터 열 산화막을 증착시킨후, 반응성 이온에칭(RIE)으로 팁 형성용 산화막(14)을 형성한다.(제3도의 b)Thereafter, a thermal oxide film is deposited from above the entire structure, and then a tip forming oxide film 14 is formed by reactive ion etching (RIE). (B in FIG. 3)
다음에, 계속하여 식각을 하여 팁(T)을 형성하고, 전체구조 상부로부터 샤프닝(sharpening) 산화막(13)을 형성한다.(제3도의 c)Subsequently, etching is continued to form a tip T, and a sharpening oxide film 13 is formed from the upper portion of the entire structure (c in FIG. 3).
샤프닝 산화막(13) 상부에 절연층(15)을 형성하고, 상술한 N-웰 캐소드 전극(12)과 전기적으로 접촉되기 위해, 절연층(15)의 소정부분을 식각하여 콘택홀을 형성한다.(제3도의 d)An insulating layer 15 is formed on the sharpening oxide layer 13, and a predetermined portion of the insulating layer 15 is etched to form a contact hole in order to be in electrical contact with the above-described N-well cathode electrode 12. (D of FIG. 3)
전체구조 상부로부터 도전층을 증착시키고(제3도의 e), 패터닝 공정과 식각 공정으로 게이트 전극(16)과 콘택홀 상부에 캐소드 전극패드(17)를 형성함으로써(제3도의 f), N웰을 이용한 실리콘 필드 에미터의 제조 공정이 완료된다.By depositing a conductive layer from the top of the entire structure (e in FIG. 3) and forming a cathode electrode pad 17 over the gate electrode 16 and the contact hole by patterning and etching (f in FIG. 3), the N well The manufacturing process of the silicon field emitter is completed.
그러나, 상술한 종래 기술의 공정에 의해 제조된 실리콘 필드 에미터는 고전압 구동시 누설전류 때문에 픽셀간의 거리에 제한이 있다는 단점이 있다.However, the silicon field emitter manufactured by the above-described prior art process has a disadvantage in that the distance between pixels is limited due to leakage current during high voltage driving.
제4도의 (a) 내지 (i)도는 본 발명의 어드레스 가능한 실리콘 필드 에미터를 제조하는 공정을 순차적으로 도시한 단면도로서, 제4도의 (a)는 실리콘, 유리 또는 석영 등의 재료로 제조되는 기판(21) 상부에 SiO2, Si3N4등의 재질로 절연층(22)을 형성하고, 그 상부에 실리콘층(23)을 형성한 다음 실리콘층(23) 상부의 소정부분에 마스킹 산화막(24)을 형성시킨 상태를 나타내고 있으며, 제4도의 (b)는 전체구조 상부로부터 포토레지스터 층(25)을 도포시킨후, 제4도의 (c)에 도시된 바와 같이, 후술하는 절연영역이 형성될 부분을 식각한후, 계속하여 제4도의 (d)에 도시된 바와 같이, 계속하여 하부의 실리콘 층(23)을 하부의 절연층(22)이 노출될 때까지 식각하여, 절연영역이 형성될 영역(A)을 형성한다.(A) to (i) of FIG. 4 are cross-sectional views sequentially showing a process for manufacturing the addressable silicon field emitter of the present invention, and FIG. 4 (a) is made of a material such as silicon, glass or quartz. The insulating layer 22 is formed on the substrate 21 by using a material such as SiO 2 , Si 3 N 4 , a silicon layer 23 is formed on the upper portion of the substrate 21, and a masking oxide film is formed on a predetermined portion of the silicon layer 23. (24) is shown, and FIG. 4 (b) shows the application of the photoresist layer 25 from the upper part of the overall structure, and as shown in FIG. After etching the portion to be formed, the silicon layer 23 is subsequently etched until the lower insulating layer 22 is exposed, as shown in FIG. The region A to be formed is formed.
제4도의 (e)는 잔존하는 포토레지스터 층(25)을 제거하고, 마스크용 실리콘 산화막(24)을 이용하여, 하부의 실리콘 층(23)의 소정 부분을 식각하여, 실리콘 팁(26)을 형성하는 단계를 나타내고 있다.In FIG. 4E, the remaining photoresist layer 25 is removed, and a predetermined portion of the lower silicon layer 23 is etched using the silicon oxide film 24 for masking, thereby removing the silicon tip 26. The step of forming is shown.
제4도의 (f)는 실리콘 층(23) 상부 및 실리콘 팁(26) 주위에 샤프닝(Sharpening) 산화막(27)을 도포하는 단계를 나타내고 있으며, 제4도의 (g)는 실리콘 팁(26) 주위 및 절연영역(A)에 형성되어 있는 샤프닝산화막(27)을 제거하고 전체구조 상부로부터 절연막(28)과 Al, Cr 등의 게이트 전극용 도전층(29)을 순차적으로 형성하는 공정을 나타내고 있다.FIG. 4 (f) shows the step of applying a sharpening oxide film 27 over the silicon layer 23 and around the silicon tip 26, and FIG. 4 g shows around the silicon tip 26. And removing the sharpening oxide film 27 formed in the insulating region A, and sequentially forming the insulating film 28 and the conductive layer 29 for gate electrodes such as Al and Cr from above the entire structure.
제4도의 (h)도는 포토마스크를 이용하여, 게이트 전극(30)이 형성될 부분을 제외한 나머지 게이트 전극용 도전층(29)을 제거하여, 게이트 전극(30)을 형성하고, 하부의 절연막(28)의 소정부분을 식각하여 접촉창(B)을 형성하는 공정을 나타내고 있다.FIG. 4 (h) shows the gate electrode 30 by removing the conductive layer 29 for the gate electrode except for the portion where the gate electrode 30 is to be formed by using a photomask, thereby forming a lower insulating film ( The process of etching the predetermined part of 28 and forming the contact window B is shown.
제4도의 (i)는 접촉창(B)에 도전물을 증착시켜 하부의 캐소드 전극으로 사용되는 실리콘 층(23)이 외부 전극과 전기적으로 접촉되게 하는 캐소드 전극용 패드(31)를 형성하는 공정을 나타내는 어드레스 가능한 실리콘 필드 에미터의 단면도이다.(I) of FIG. 4 is a step of forming a cathode electrode pad 31 in which a conductive material is deposited on the contact window B so that the silicon layer 23 used as the lower cathode electrode is in electrical contact with the external electrode. Is a cross-sectional view of an addressable silicon field emitter.
상술한 본 발명의 어드레스 가능한 필드 에미터는 각각의 에미터 또는 에미터 어레이가 구성하고 있는 픽셀 단위로 동작한다.The addressable field emitters of the present invention described above operate in units of pixels that each emitter or emitter array constitutes.
즉, 에미터 하부의 열전극과 게이트 전극 사이의 전압차로 인하여 한개의 에미터 또는 에미터 어레이가 전자를 방출하도록 어드레스 된다. 따라서 캐소드 전극용 패드(31)를 통해 횡 데이터가 들어가고 게이트 전극(30)을 통해 열 데이타가 들어가서 서로 만나는 에미터 또는 에미터 어레이가 어드레스 되어 전자를 방출한다.That is, one emitter or emitter array is addressed to emit electrons due to the voltage difference between the column electrode and the gate electrode under the emitter. Accordingly, the lateral data enters through the cathode electrode pad 31 and the thermal data enters through the gate electrode 30 to address the emitter or the emitter array where they meet and emit electrons.
이상에서 살펴본 바와 같이, 실리콘, 유리 또는 석영 등의 재료로 제조된 기판 상부에 절연층을 형성하고, 절연층 상부에는 실리콘 층을 형성한 후, 에미터 팁을 형성하고, 전극으로 사용되는 실리콘층을 절연층 표면까지 식각하여, 완전히 절연시킴으로써, 어드레싱을 할 때 필드에미터로 구성되는 픽셀과 픽셀 사이는 전기적으로 완전히 절연되어 주위의 픽셀에 영향을 미치지 않는다.As described above, an insulating layer is formed on a substrate made of a material such as silicon, glass, or quartz, a silicon layer is formed on the insulating layer, an emitter tip is formed, and a silicon layer used as an electrode. Is etched to the surface of the insulating layer and completely insulated, so that when addressing, the pixel composed of the field emitter is completely electrically insulated and does not affect the surrounding pixels.
또한 상기의 실시예에 있어서는 기판 상부의 절연체 상에 실리콘 층을 직접 본딩하는 방식을 예로 들어 설명하였는데, 그 외에 실리콘 에피텍셜 층을 형성하는 방법을 사용하여 제조할 수도 있다.In the above embodiment, a method of directly bonding a silicon layer on an insulator on the substrate is described as an example. Alternatively, the silicon epitaxial layer may be manufactured using a method of forming a silicon epitaxial layer.
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