KR100318463B1 - Method for fabricating body contact SOI device - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 몸체접촉 실리콘 이중막 소자 제조방법에 관한 것이며, SOI 소자에서의 부동 몸체 효과, 펀치쓰루 특성, 웰 저항 특성, 접합 누설 특성을 개선할 수 있는 몸체접촉 실리콘 이중막 소자 제조방법을 제공하고자 한다. 본 발명에서는 소자분리를 위해 쉘로우 트렌치 소자분리(STI)법을 사용하며, 트렌치 형성 직후 전계차단 이온주입을 실시하여 정확한 불순물 분포를 확보함으로써 트렌치 하부의 실리콘층을 통해 채널 영역의 전위를 효과적으로 제어할 수 있으며, 이로 인해 펀치쓰루 특성을 비롯한 소자 특성을 개선할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor technology, and more particularly, to a method for manufacturing a body contact silicon double layer device, and a body contact silicon double that can improve floating body effects, punchthrough characteristics, well resistance characteristics, and junction leakage characteristics in an SOI device. It is to provide a method for manufacturing a membrane device. In the present invention, the shallow trench element isolation (STI) method is used for device isolation, and electric field blocking ion implantation is performed immediately after trench formation to ensure accurate impurity distribution, thereby effectively controlling the potential of the channel region through the silicon layer under the trench. This may improve device characteristics including punch-through characteristics.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 몸체접촉 실리콘 이중막 소자 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor technology, and more particularly, to a method for manufacturing a body contact silicon double layer device.
상보형 금속산화물 반도체 인버터(CMOS inverter), 메모리 소자의 셀 및 주변회로, 고속 저전압 회로, 주문자형 반도체 소자(ASIC), MML(merged memory logic)회로 등의 반도체 집적 회로의 고집적화, 고속화 및 저전력화 추세가 가속되고 있으며, 이러한 특성을 얻기 위한 과정에서 발생하는 문제점들을 해결할 수 있는 방법들도 꾸준히 제시되고 있다. 최근에 그 많은 대안들 중에 실리콘 이중막(silicon on insulator, SOI) 웨이퍼를 이용하여 반도체 소자를 제조하는 기술이 주목을 받고 있다.Highly integrated, high speed and low power semiconductor integrated circuits such as complementary metal oxide semiconductor inverters, cell and peripheral circuits of memory devices, high speed low voltage circuits, custom-made semiconductor devices (ASICs), and merged memory logic (MML) circuits. Trends are accelerating, and methods that can solve the problems that arise in the process of obtaining these characteristics are constantly being suggested. Recently, among many of the alternatives, a technique for manufacturing a semiconductor device using a silicon on insulator (SOI) wafer has attracted attention.
SOI 웨이퍼를 이용하여 제조된 반도체 소자는 통상의 벌크(bulk) 웨이퍼를 이용하여 제조된 반도체 소자에 비해 작은 접합 정전용량(junction capacitance)에 따른 고속화, 메모리 소자에서 알파 입자(α-particle)에 의한 소프트 에러(soft error)의 감소 등의 장점을 갖고 있다.Semiconductor devices fabricated using SOI wafers are faster due to smaller junction capacitances than semiconductor devices fabricated using bulk wafers, and due to alpha particles in the memory devices. This has the advantage of reducing soft errors.
SOI 소자에서 상기와 같은 장점들을 제대로 구현하기 위해서는 SOI 웨이퍼의 상부 실리콘층(top silicon layer) 두께가 100㎚ 이내일 것이 요구된다. 그러나 이처럼 상부 실리콘층의 두께가 얇은 경우에는 채널이 형성되는 부분이 필드 산화막(field oxide)과 매몰 산화막(buried oxide)에 의해 완전히 격리됨에 따라부동 몸체 효과(floating body effect)가 발생하게 된다. 이러한 부동 몸체 효과는 회로의 오동작을 유발시켜 소자의 신뢰도를 크게 저하시키는 요인이 되고 있다.In order to properly implement the above advantages in an SOI device, it is required that the top silicon layer thickness of the SOI wafer is within 100 nm. However, when the thickness of the upper silicon layer is thin, a floating body effect occurs as the portion where the channel is formed is completely isolated by the field oxide and buried oxide. This floating body effect causes a malfunction of the circuit, which greatly reduces the reliability of the device.
이와 같은 SOI 소자에서의 부동 몸체 효과를 제거하기 위해 많은 방법들이 제안되었으며, 그 대표적인 예가 도 1에 도시된 바와 같이 필드 산화막(4) 형성시 필드 산화막(4) 하부에 상부 실리콘층(6)의 일부를 남기고 이를 통해 채널 영역의 전위를 조절함으로써 부동 몸체 효과를 제거하고자 하는 방법이다. 미설명 도면 부호 '1'은 게이트, '2'는 드레인, '3'은 소오스, '5'는 웰(well) 전극, '7'은 전계차단 이온주입 영역, '8'은 매몰 산화막, '9'는 실리콘 기판, '10'은 게이트 산화막을 각각 나타낸 것이다.Many methods have been proposed to eliminate such floating body effects in SOI devices, and a representative example thereof is the formation of the upper silicon layer 6 under the field oxide film 4 when the field oxide film 4 is formed, as shown in FIG. It is a way to eliminate the floating body effect by leaving a part and adjusting the potential of the channel region through this. '1' is a gate, '2' is a drain, '3' is a source, '5' is a well electrode, '7' is an electric field blocking ion implantation region, '8' is an investment oxide, 9 'represents a silicon substrate and' 10 'represents a gate oxide film, respectively.
위와 같이 필드 산화막(4) 형성시 상부 실리콘층(6)의 일부를 남기는 방법을 이용하여 SOI 소자를 제조하는 경우에는 반드시 고려해야 할 두 가지 문제점이 존재하게 된다.When manufacturing the SOI device using the method of leaving a part of the upper silicon layer 6 when forming the field oxide film 4 as described above, there are two problems to be considered.
첫째, 채널 영역의 전위를 웰 콘택(well contact)을 통해 적절하게 제어하기 위해서는 상부 실리콘층(6)의 두께 및 불순물 농도를 정확히 조절해야 한다. 둘째, 양호한 접합 누설전류 특성 및 펀치쓰루(punch-through) 특성을 확보하기 위해서는 필드 산화막(4)의 두께를 적절하게 조절해야 한다.First, in order to properly control the potential of the channel region through well contact, it is necessary to precisely adjust the thickness and impurity concentration of the upper silicon layer 6. Second, in order to secure good junction leakage current characteristics and punch-through characteristics, the thickness of the field oxide film 4 should be appropriately adjusted.
그러나 이와 같이 필드 산화막(4)의 두께를 조절하는 방법은 상부 실리콘층(6)의 두께를 결정하는데 있어서 적지 않은 문제를 야기할 수 있다. 또한 실리콘 국부 산화법(LOCOS)을 이용하여 소자분리를 이루는 경우, 필드 산화막(4) 하부에 존재하는 상부 실리콘층(6)의 불순물 농도를 증가시키는 데에는 접합 누설전류의 증가 문제로 인해 어려움이 있다.However, such a method of adjusting the thickness of the field oxide film 4 may cause a lot of problems in determining the thickness of the upper silicon layer 6. In addition, when device isolation is performed using the silicon local oxidation method (LOCOS), it is difficult to increase the impurity concentration of the upper silicon layer 6 under the field oxide film 4 due to an increase in the junction leakage current.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, SOI 소자에서의 부동 몸체 효과, 펀치쓰루 특성, 웰 저항 특성, 접합 누설 특성을 개선할 수 있는 몸체접촉 실리콘 이중막 소자 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art as described above, a method of manufacturing a body contact silicon double layer device that can improve the floating body effect, punch-through characteristics, well resistance characteristics, junction leakage characteristics in SOI devices The purpose is to provide.
도 1은 종래기술에 따라 제조된 몸체접촉 실리콘 이중막 소자의 단면도.1 is a cross-sectional view of a body contact silicon double membrane device manufactured according to the prior art.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 몸체접촉 실리콘 이중막 소자 제조 공정도.Figure 2a to 2g is a manufacturing process diagram of the body contact silicon double layer device according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 실리콘 기판 21 : 매몰 산화막20 silicon substrate 21 buried oxide film
22 : 상부 실리콘층 23 : 게이트 산화막22 upper silicon layer 23 gate oxide film
24 : 게이트 25 : 소오스/드레인24: gate 25: source / drain
26 : 웰 전극 11 : 패드 산화막26 well electrode 11 pad oxide film
12 : 실리콘질화막 13 : 포토레지스트 패턴12 silicon nitride film 13 photoresist pattern
14 : 트렌치 15 : 전계차단 이온주입 영역14 trench 15 field blocking ion implantation region
16 : 실리콘산화막16 silicon oxide film
17 : 소오스/드레인간의 브레이크다운을 방지하기 위한 이온주입 영역17: ion implantation area to prevent breakdown between source and drain
18 : 문턱전압 조절 이온주입 영역18: threshold voltage control ion implantation region
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판, 매몰 절연막 및 상부 실리콘층을 구비한 실리콘 이중막 웨이퍼 상에 형성되는 실리콘 이중막 소자 제조방법에 있어서, 150㎚ 내지 300㎚ 두께의 상기 상부 실리콘층 상에 패드 산화막 및 실리콘질화막을 형성하는 단계; 상기 실리콘질화막 및 상기 패드 산화막을 선택 식각하여 소자분리 마스크 패턴을 형성하는 단계; 상기 소자분리 마스크 패턴을 식각장벽으로 하여 상기 상부 실리콘층에 트렌치를 형성하되, 상기 트렌치 하부에 존재하는 상기 상부 실리콘층의 두께가 50㎚ 내지 100㎚가 되도록 하는 단계; 상기 실리콘질화막을 이온주입 마스크로 하여 상기 트렌치 하부의 상기 상부 실리콘층에 전계차단 이온주입 영역을 형성하는 단계; 상기 트렌치에 절연물을 매립하는 단계; 및 상기 상부 실리콘층에 모스 트랜지스터 및 상기 모스 트랜지스터의 채널 전위 조절용 웰 전극을 형성하는 단계를 포함하여 이루어진 몸체접촉 실리콘 이중막 소자 제조방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, in the silicon double film device manufacturing method formed on a silicon double film wafer having a silicon substrate, a buried insulating film and an upper silicon layer, 150nm to 300nm Forming a pad oxide film and a silicon nitride film on the upper silicon layer having a thickness; Selectively etching the silicon nitride layer and the pad oxide layer to form a device isolation mask pattern; Forming a trench in the upper silicon layer by using the device isolation mask pattern as an etch barrier, wherein the thickness of the upper silicon layer under the trench is 50 nm to 100 nm; Forming an electric field blocking ion implantation region in the upper silicon layer under the trench using the silicon nitride film as an ion implantation mask; Embedding an insulator in the trench; And forming a MOS transistor and a well electrode for channel potential adjustment of the MOS transistor in the upper silicon layer.
본 발명에서는 소자분리를 위해 쉘로우 트렌치 소자분리(STI)법을 사용하며, 트렌치 형성 직후 전계차단 이온주입을 실시하여 정확한 불순물 분포를 확보함으로써 트렌치 하부의 실리콘층을 통해 채널 영역의 전위를 효과적으로 제어할 수 있으며, 이로 인해 펀치쓰루 특성을 비롯한 소자 특성을 개선할 수 있다.In the present invention, a shallow trench element isolation (STI) method is used for device isolation, and an electric field blocking ion implantation is performed immediately after trench formation to ensure accurate impurity distribution, thereby effectively controlling the potential of the channel region through the silicon layer under the trench. This may improve device characteristics including punch-through characteristics.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced so that those skilled in the art can more easily implement the present invention.
첨부된 도면 도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 몸체접촉 실리콘 이중막 소자의 제조 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.2A to 2G illustrate a manufacturing process of a body contact silicon double layer device according to an exemplary embodiment of the present invention. Hereinafter, the process will be described with reference to the accompanying drawings.
우선 도 2a에 도시된 바와 같이 상부 실리콘층(22)이 150∼300㎚인 SOI 웨이퍼 상부에 패드 산화막(11) 및 실리콘질화막(12)을 증착하고, 포토레지스트 패턴(13)을 사용하여 실리콘질화막(12) 및 패드 산화막(11)을 선택 식각함으로써 활성 영역이 오픈된 소자분리 마스크 패턴을 형성한다. 미설명 도면 부호 '20'은 실리콘 기판, '21'은 매몰 산화막을 각각 나타낸 것이다.First, as shown in FIG. 2A, a pad oxide film 11 and a silicon nitride film 12 are deposited on an SOI wafer having an upper silicon layer 22 of 150 to 300 nm, and a silicon nitride film using the photoresist pattern 13. (12) and the pad oxide film 11 are selectively etched to form a device isolation mask pattern in which the active region is opened. Reference numeral 20 denotes a silicon substrate, and reference numeral 21 denotes an investment oxide film.
다음으로 도 2b에 도시된 바와 같이 포토레지스트 패턴(13)을 제거하고, 상기 소자분리 마스크 패턴을 식각 장벽으로 이용하여 플라즈마 식각을 실시함으로써 트렌치(14)를 형성한다. 이때, 트렌치(14) 하부에 존재하는 상부 실리콘층(22)의 두께가 50∼100㎚ 정도가 되도록 한다.Next, as shown in FIG. 2B, the trench 14 is formed by removing the photoresist pattern 13 and performing plasma etching using the device isolation mask pattern as an etching barrier. At this time, the thickness of the upper silicon layer 22 existing below the trench 14 is about 50-100 nm.
계속하여 도 2c에 도시된 바와 같이 트렌치(14) 하부의 상부 실리콘층(22)에 전계차단 이온주입 영역(15)을 형성한다. 전계차단 이온주입 영역(15) 형성을 위해, N 채널 모스 트랜지스터가 형성될 영역에는 붕소(boron)를 주입하고, P 채널 모스 트랜지스터가 형성될 영역에는 인(phosphorous)을 주입한다. 이때 붕소 이온주입 소오스로는 BF2이온을 이용하여야 한다. 이는 통상적인11B를 이온주입 소오스로 사용하게 되면 같은 이온주입 에너지를 사용할 때 BF2에 비해 5배 가량 깊은 불순물 농도 분포를 보이기 때문이다. 또한 일정 도즈를 유지하기 위해서는 이온주입 에너지를 줄이는데 한계가 있어11B를 이온주입 소오스로 사용하지 못하는 것이다.Subsequently, as illustrated in FIG. 2C, the field blocking ion implantation region 15 is formed in the upper silicon layer 22 under the trench 14. Boron is implanted into the region where the N-channel MOS transistor is to be formed, and phosphorus is implanted into the region where the P-channel MOS transistor is to be formed. In this case, BF 2 ions should be used as the boron ion implantation source. This is because when 11 B is used as an ion implantation source, the impurity concentration distribution is about 5 times deeper than BF 2 when the same ion implantation energy is used. In addition, in order to maintain a constant dose, there is a limit in reducing the ion implantation energy, and 11 B cannot be used as an ion implantation source.
이어서 도 2d에 도시된 바와 같이 전체구조 상부에 실리콘산화막(16)을 증착하고, 화학·기계적 연마법(CMP)을 이용하여 실리콘질화막(12) 상의 실리콘산화막(16)을 제거한다.Subsequently, as shown in FIG. 2D, the silicon oxide film 16 is deposited on the entire structure, and the silicon oxide film 16 on the silicon nitride film 12 is removed using chemical mechanical polishing (CMP).
다음으로 도 2e에 도시된 바와 같이 인산 용액을 이용하여 실리콘질화막(12)을 제거한다.Next, as illustrated in FIG. 2E, the silicon nitride film 12 is removed using a phosphoric acid solution.
계속하여 도 2f에 도시된 바와 같이 통상적인 이온주입 공정을 통해 문턱전압 조절 이온주입 영역(18) 및 소오스/드레인간의 브레이크다운(breakdown)을 방지하기 위한 이온주입 영역(17)을 형성한다.Subsequently, as illustrated in FIG. 2F, the ion implantation region 17 is formed through the conventional ion implantation process to prevent the breakdown between the threshold voltage control ion implantation region 18 and the source / drain.
이후 도 2g에 도시된 바와 같이 표준 반도체 공정을 적용하여 게이트(24) 및 소오스/드레인(25)을 형성한다. 미설명 도면 부호 '23'은 게이트 산화막, '26'은채널 영역의 전위 조절을 위한 웰 전극을 각각 나타낸 것이다.Thereafter, as shown in FIG. 2G, a standard semiconductor process is applied to form the gate 24 and the source / drain 25. Reference numeral '23' denotes a gate oxide layer and '26' denotes a well electrode for controlling potential of the channel region.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
전술한 본 발명은 부동 몸체 효과의 제거, 펀치쓰루 특성의 향상, 접합 누설전류의 감소 등의 효과가 있으며, 이러한 특성을 가지는 SOI 소자를 이용하여 고속 동작이 가능하고 전력소비가 적은 고성능의 CMOS 소자, 메모리 소자, 논리 회로 등의 구현을 가능하게 한다.The present invention described above has the effect of eliminating the floating body effect, improving the punch-through characteristics, reducing the junction leakage current, and the like. The high-performance CMOS device capable of high-speed operation and low power consumption by using the SOI device having such characteristics is available. , Memory devices, logic circuits, and the like.
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| Publication number | Publication date |
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| KR20000027359A (en) | 2000-05-15 |
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