KR100317642B1 - Method for manufacturing a Thin Film Transistor using a metal plating - Google Patents
Method for manufacturing a Thin Film Transistor using a metal plating Download PDFInfo
- Publication number
- KR100317642B1 KR100317642B1 KR1019990019146A KR19990019146A KR100317642B1 KR 100317642 B1 KR100317642 B1 KR 100317642B1 KR 1019990019146 A KR1019990019146 A KR 1019990019146A KR 19990019146 A KR19990019146 A KR 19990019146A KR 100317642 B1 KR100317642 B1 KR 100317642B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal plating
- region
- semiconductor layer
- ion implantation
- thin film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 58
- 239000002184 metal Substances 0.000 title claims abstract description 34
- 238000007747 plating Methods 0.000 title claims abstract description 29
- 239000010409 thin film Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000010408 film Substances 0.000 claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 238000005468 ion implantation Methods 0.000 claims abstract description 26
- 229920005591 polysilicon Polymers 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000001994 activation Methods 0.000 claims abstract description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 238000005224 laser annealing Methods 0.000 claims description 5
- 238000002425 crystallisation Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 238000007772 electroless plating Methods 0.000 claims description 4
- 238000009713 electroplating Methods 0.000 claims description 4
- 239000007788 liquid Substances 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 230000004913 activation Effects 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 238000005530 etching Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- -1 ion ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Abstract
금속 도금(metal plating) 기술을 이용하여 LDD(Lightly Doped Drain) 공정을 단순화한 폴리실리콘 박막트랜지스터의 제조방법이 개시된다. 본 발명의 LDD 형성방법은 투명성 절연기판 상에 폴리실리콘 반도체층을 형성하는 단계와, 상기 반도체층의 진성(intrinsic) 영역의 상부에 게이트 산화막과 게이트 전극을 순차적으로 형성하는 단계와, 상기 게이트 전극과 게이트 산화막을 마스크로 이용한 저농도 이온주입 공정을 통하여 상기 반도체층에 저농도 이온주입영역을 정의하는 단계와, 상기 결과물에 금속 도금(metal plating)공정을 수행하여 상기 게이트 전극의 양 측벽에 금속 도금막을 형성하는 단계와, 상기 금속 도금막을 LDD 영역 마스크로 이용한 고농도 이온주입 공정을 통하여 상기 반도체층에 고농도 이온주입 영역을 정의하는 단계, 및 상기 결과물에 활성화 공정을 수행하여 상기 반도체층에 고농도 소스/드레인 영역과 LDD 영역을 형성하는 단계를 포함한다.Disclosed is a method of manufacturing a polysilicon thin film transistor that simplifies a lightly doped drain (LDD) process using a metal plating technique. LDD forming method of the present invention comprises the steps of forming a polysilicon semiconductor layer on a transparent insulating substrate, sequentially forming a gate oxide film and a gate electrode on the intrinsic region of the semiconductor layer, the gate electrode And defining a low concentration ion implantation region in the semiconductor layer through a low concentration ion implantation process using a gate oxide film as a mask, and performing a metal plating process on the resultant to form metal plating films on both sidewalls of the gate electrode. Forming a high concentration ion implantation region in the semiconductor layer through a forming step, a high concentration ion implantation process using the metal plating film as an LDD region mask, and an activation process on the resultant product to form a high concentration source / drain in the semiconductor layer Forming a region and an LDD region.
Description
본 발명은 박막트랜지스터(TFT; Thin Film Transistor)의 제조방법에 관한 것으로서, 보다 상세하게는 금속 도금(metal plating) 기술을 이용하여 LDD(Lightly Doped Drain) 공정을 단순화한 폴리실리콘 박막트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor (TFT), and more particularly, to a method of manufacturing a polysilicon thin film transistor by simplifying a lightly doped drain (LDD) process using a metal plating technique. It is about.
일반적으로, 다결정실리콘 박막트랜지스터는 고화질의 액정표시장치(LCD; Liquid Crystal Display)의 패널 픽셀(pixel) 스위치 또는 주변 구동회로나, 4 메가비트 이상의 고집적, 저소비전력의 SRAM(Static Random Access Memory)의 풀-업(pull-up) 소자로 널리 응용되고 있다.In general, a polysilicon thin film transistor is a panel pixel switch or peripheral driving circuit of a high-definition liquid crystal display (LCD), or a full of 4 megabits of high density, low power static random access memory (SRAM). It is widely used as a pull-up device.
종래 기술에 따른 폴리실리콘 박막트랜지스터의 제조방법을 순차적으로 도시한 도 1a ∼ 1e의 공정단면도를 참조하여, 종래 기술을 설명한다.The prior art will be described with reference to the process cross-sectional views of FIGS. 1A to 1E sequentially illustrating a method of manufacturing a polysilicon thin film transistor according to the prior art.
도 1a를 참조하면, 투명성 절연기판(10) 상에 비정실실리콘을 결정화시키거나 다결정실리콘을 증착한 후 패터닝하여 활성층인 반도체층(12)을 형성한다.Referring to FIG. 1A, amorphous silicon is crystallized on the transparent insulating substrate 10 or polysilicon is deposited and then patterned to form a semiconductor layer 12 as an active layer.
이어, 도 1b에 도시한 바와 같이, 상기 활성층(12)에 제1포토레지스트 패턴(PR1)을 마스크로 이용하여 저농도의 이온주입 공정을 수행한다.Subsequently, as illustrated in FIG. 1B, a low concentration ion implantation process is performed on the active layer 12 using the first photoresist pattern PR1 as a mask.
도 1c를 참조하면, 상기 제1포토레지스트 패턴(PR1)을 제거한 후, 결과물 상에 절연막과 게이트 전극용 금속을 차례로 증착한 후, 제2포토레지스트 패턴(PR2)을 마스크로 이용한 사진 식각공정을 통하여 게이트 절연막(13)과 게이트 전극(15)을 형성한다.Referring to FIG. 1C, after the first photoresist pattern PR1 is removed, an insulating film and a metal for a gate electrode are sequentially deposited on the resultant, and then a photolithography process using the second photoresist pattern PR2 as a mask is performed. The gate insulating film 13 and the gate electrode 15 are formed through this.
도 1d를 참조하면, 상기 제2포토레지스트 패턴(PR2)을 제거한 후, 상기 게이트 전극(15)과 게이트 절연막(13) 주위를 둘러싸는 제3 포토레지스트 패턴(PR3)을 형성한 후, 이를 이온주입 마스크로 이용하여 고농도의 이온주입 공정을 수행한다.Referring to FIG. 1D, after the second photoresist pattern PR2 is removed, a third photoresist pattern PR3 is formed around the gate electrode 15 and the gate insulating layer 13, and then ion ions are formed. A high concentration ion implantation process is performed using the implantation mask.
이어, 상기 제3포토레지스트 패턴(PR3)을 제거한 후, 상기 결과물을 활성화 공정을 수행하면, 도 1e에 도시한 바와 같이, 고농도의 소스/드레인 영역(12a)과 LDD(Lightly-doped Drain) 영역(12b)을 형성하여 LDD 구조의 폴리실리콘 박막트랜지스터를 제작한다.Subsequently, when the third photoresist pattern PR3 is removed and the resultant is activated, as shown in FIG. 1E, a high concentration source / drain region 12a and an LDD region are formed. (12b) is formed to produce a polysilicon thin film transistor of LDD structure.
전술한 바와같이, 종래에는 LDD 구조 제작을 위해서, 3개의 포토레지스트 패턴(PR1∼PR3)을 이용한 사진식각 공정을 수행해야 하기때문에 공정이 복잡하고 공정시간이 많이 소요되어 제조 비용이 증가하는 문제점이 있다.As described above, in order to fabricate the LDD structure, a photolithography process using three photoresist patterns PR1 to PR3 has to be performed. Therefore, the process is complicated and requires a long process time, thereby increasing the manufacturing cost. have.
이러한 문제점을 개선하기 위해 안출된 또 다른 종래 기술로는, 도 2에 도시한 바와 같이, 2개의 포토레지스트 패턴(PR2)을 사용하되, 이 패턴(PR2)을 마스크로 사용하여 게이트 전극(15)과 게이트 절연막(13)을 에칭 속도가 다른 에쳔트로 식각하여 상기 게이트 전극(15)과 게이트 절연막(13)에 단차를 형성함으로써, 이 단차를 이용하여 고농도 소스/드레인 영역(12a)과 LDD 영역(12b)을 형성하는 방법이 개시된 바 있다.As another conventional technique devised to improve this problem, as shown in FIG. 2, two photoresist patterns PR2 are used, and the gate electrode 15 is formed using the patterns PR2 as a mask. And the gate insulating film 13 are etched with an etchant having a different etching rate to form a step in the gate electrode 15 and the gate insulating film 13, whereby a high concentration source / drain region 12a and an LDD region ( A method of forming 12b) has been disclosed.
그러나, 이러한 방법은 마스크 패턴의 수를 감소시킬 수는 있지만 상기 단차를 형성하기 위한 부수적인 식각공정이 추가될 뿐만아니라 소망의 단차 형성을 위한 에칭 조건이 엄격하고 까다로워 신뢰성을 저하시키는 요인이 되고 있다.However, although this method can reduce the number of mask patterns, not only the additional etching process for forming the step is added, but also the etching conditions for forming the desired step are severe and difficult, which is a factor of lowering reliability. .
따라서, 본 발명은 상기의 문제점들을 해소하기 위해 안출된 것으로서, 그 목적은 별도의 마스크 사용없이 단순한 금속 도금을 통하여 LDD 구조를 구현함으로써, 공정을 단순화하고 소자의 신뢰성을 향상시킬 수 있는 다결정실리콘 박막트랜지스터를 제공하는데 있다.Therefore, the present invention has been made to solve the above problems, the object is to implement the LDD structure through a simple metal plating without the use of a separate mask, a polycrystalline silicon thin film that can simplify the process and improve the reliability of the device To provide a transistor.
도 1a 내지 1e는 종래 기술에 의한 다결정실리콘 박막트랜지스터의 LDD 형성방법을 순차적으로 도시한 공정 단면도,1A through 1E are cross-sectional views sequentially illustrating a method of forming an LDD of a polysilicon thin film transistor according to the prior art;
도 2는 종래의 다른 기술에 의해 제작된 다결정실리콘 박막트랜지스터의 LDD구조를 도시한 단면도,2 is a cross-sectional view showing an LDD structure of a polysilicon thin film transistor manufactured by another conventional technique;
도 3a 내지 3d는 본 발명에 의한 다결정실리콘 박막트랜지스터의 LDD 형성방법을 순차적으로 도시한 공정단면도,3A to 3D are cross-sectional views sequentially illustrating a method of forming an LDD of a polysilicon thin film transistor according to the present invention;
도 4는 본 발명의 다른 실시예에 따라 제작된 LDD 구조를 갖는 다결정실리콘 박막트랜지스터의 단면도이다.4 is a cross-sectional view of a polysilicon thin film transistor having an LDD structure manufactured according to another embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
20 ; 투명성 절연기판 22 ; 반도체층20; Transparent insulating substrate 22; Semiconductor layer
22a ; 고농도 소스/드레인층 22b ; LDD(Lightly Doped Drain)층22a; High concentration source / drain layer 22b; Lightly Doped Drain Layer
23 ; 게이트 산화막 25 ; 게이트전극23; A gate oxide film 25; Gate electrode
35 ; 금속 도금막35; Metal plating film
상기 목적을 달성하기 위한 본 발명은 LDD(Lightly-Doped Drain) 구조를 갖는 폴리실리콘 박막트랜지스터의 제조방법에 있어서,The present invention for achieving the above object in the manufacturing method of a polysilicon thin film transistor having a LDD (Lightly-Doped Drain) structure,
투명성 절연기판 상에 폴리실리콘 반도체층을 형성하는 단계와, 상기 반도체층의 진성(intrinsic) 영역의 상부에 게이트 산화막과 게이트 전극을 순차적으로 형성하는 단계와, 상기 게이트 전극과 게이트 산화막을 마스크로 이용한 저농도 이온주입 공정을 통하여 상기 반도체층에 저농도 이온주입영역을 정의하는 단계와, 상기 결과물에 금속 도금(metal plating)공정을 수행하여 상기 게이트 전극의 양 측벽에 금속 도금막을 형성하는 단계와, 상기 금속 도금막을 LDD 영역 마스크로 이용한 고농도 이온주입 공정을 통하여 상기 반도체층에 고농도 이온주입 영역을 정의하는 단계, 및 상기 결과물에 활성화 공정을 수행하여 상기 반도체층에 고농도 소스/드레인 영역과 LDD 영역을 형성하는 단계를 포함하여 구성됨을 특징으로 한다.Forming a polysilicon semiconductor layer on the transparent insulating substrate, sequentially forming a gate oxide film and a gate electrode on an intrinsic region of the semiconductor layer, and using the gate electrode and the gate oxide film as masks Defining a low concentration ion implantation region in the semiconductor layer through a low concentration ion implantation process, forming a metal plating film on both sidewalls of the gate electrode by performing a metal plating process on the resultant, and the metal Defining a high concentration ion implantation region in the semiconductor layer through a high concentration ion implantation process using a plating film as an LDD region mask, and performing an activation process on the resultant to form a high concentration source / drain region and an LDD region in the semiconductor layer Characterized in that it comprises a step.
바람직하게, 상기 금속 도금공정은, 무전해 또는 전해 도금법을 사용하는 것을 특징으로 하며, 상기 LDD 영역 마스크로 사용된 금속 도금막은 게이트 전극으로 그대로 사용하는 것을 특징으로 한다.Preferably, the metal plating process is characterized by using an electroless or electrolytic plating method, the metal plating film used as the LDD region mask is used as a gate electrode as it is.
또한, 상기 활성영역의 폴리실리콘층은, 비정질실리콘 증착 후 단시간 처리 가능한 레이저 어닐링에 의한 액상 결정화 방법에 의해 제작되는 것이 바람직하다.In addition, the polysilicon layer of the active region is preferably produced by a liquid crystallization method by laser annealing that can be processed for a short time after amorphous silicon deposition.
보다 바람직하게, 상기 게이트 전극과 게이트 산화막을 마스크로 이용한 저농도 이온주입 공정(soft doping) 없이 상기 금속 도금막을 LDD 영역 마스크로 이용한 고농도 이온주입 공정(hard doping)만을 통하여 고농도 소스/드레인 영역과 LDD 영역을 동시에 형성하는 것을 특징으로 한다.More preferably, the high concentration source / drain region and the LDD region may be formed only by using a high concentration ion implantation process using the metal plating layer as an LDD region mask without a low concentration ion implantation process using the gate electrode and the gate oxide layer as a mask. It characterized in that to form at the same time.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 보다 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a∼3d는 본 발명의 일 실시예에 의한 폴리실리콘 박막트랜지스터의 LDD형성방법을 순차적으로 도시한 공정단면도로서, 그 제작과정은 다음과 같다.3A to 3D are cross-sectional views sequentially illustrating a method of forming an LDD of a polysilicon thin film transistor according to an embodiment of the present invention, and a manufacturing process thereof is as follows.
도 3a를 참조하면, 석영(quartz) 또는 유리(glass)와 같은 투명성 절연기판(21) 상에 SiH4또는 Si2H6가스를 이용하여 저압화학기상 증착법(LPCVD) 이나 플라즈마 화학기상증착법(PECVD)으로 소정 두께의 비정질실리콘(amorphous silicon) 박막을 증착한 다. 이어, 상기 비정질실리콘 박막을 다결정실리콘으로 결정화함에 있어서, 본 실시예에서는 통상적인 장시간의 전기로 열처리에 의한 고상(solid phase) 결정화 방법 대신에 단시간 처리 가능한 레이저 어닐링(laser annealing)에 의한 액상(liquid phase) 결정화 방법을 이용하여 활성영역인 폴리실리콘 반도체층(22)을 형성한다.Referring to FIG. 3A, low pressure chemical vapor deposition (LPCVD) or plasma chemical vapor deposition (PECVD) using SiH 4 or Si 2 H 6 gas is performed on a transparent insulating substrate 21 such as quartz or glass. A thin film of amorphous silicon (amorphous silicon) of a predetermined thickness is deposited. Subsequently, in crystallizing the amorphous silicon thin film with polycrystalline silicon, in the present embodiment, instead of the conventional solid phase crystallization method by heat treatment for a long time, liquid liquid by laser annealing can be processed for a short time. phase) The polysilicon semiconductor layer 22 which is an active region is formed using a crystallization method.
도 3b를 참조하면, 상기 결과물 상에 실리콘 산화막 또는 실리콘 질화막과, 게이트 금속을 순차적으로 증착한 후, 포토레지스트 패턴(PR1)을 이용한 사진식각 공정으로 게이트 산화막(23)과 게이트 전극(25)을 형성한다. 이때, 상기 포토레지스트 패턴(PR1)에 정의된 반도체층(22)은 진성(intrinsic) 영역이 된다.Referring to FIG. 3B, the silicon oxide film or silicon nitride film and the gate metal are sequentially deposited on the resultant, and then the gate oxide film 23 and the gate electrode 25 are formed by a photolithography process using the photoresist pattern PR1. Form. In this case, the semiconductor layer 22 defined in the photoresist pattern PR1 becomes an intrinsic region.
이어, 상기 포토레지스트 패턴(PR1)과 그 하부의 게이트 전극(25), 게이트 산화막(23)을 이온 주입 마스크로 이용하여 저농도의 불순물을 이온주입 함으로써, 상기 반도체층(22) 내에 저농도 이온주입 영역을 정의한다. 바람직하게, 이 저농도 이온주입 공정(soft doping)은 생략될 수 있음은 물론이다.Subsequently, a low concentration ion implantation region is implanted into the semiconductor layer 22 by ion implantation of low concentration impurities using the photoresist pattern PR1, the gate electrode 25 and the gate oxide layer 23 under the photoresist pattern PR1. Define. Preferably, this low concentration ion implantation process (soft doping) can of course be omitted.
도 3c를 참조하면, 상기 결과물에 금속 도금(metal plating)을 수행하여 상기 게이트 전극(25)의 양 측벽에 금속 도금막(35)을 형성한다. 이때, 상기 금속 도금공정은, 공정 단순화 측면에서 무전해 또는 전해 도금법을 사용하는 것이 바람직하며, 상기 금속 도금막(35)의 폭에 의해 LDD 영역이 정의된다. 연이어, 상기 금속 도금막(35)을 LDD 영역 마스크로 이용한 고농도 이온주입 공정을 통하여 상기 반도체층(22) 내에 고농도 이온주입 영역을 정의한다.Referring to FIG. 3C, metal plating is performed on the resultant to form metal plating films 35 on both sidewalls of the gate electrode 25. In this case, the metal plating process, it is preferable to use an electroless or electrolytic plating method in terms of process simplification, LDD region is defined by the width of the metal plating film (35). Subsequently, a high concentration ion implantation region is defined in the semiconductor layer 22 through a high concentration ion implantation process using the metal plating film 35 as an LDD region mask.
이때, 상기 LDD 영역 마스크로 사용된 금속 도금막(35)은 제거하거나 또는 그대로 게이트 전극으로 사용할 수도 있음은 물론이다.In this case, the metal plating layer 35 used as the LDD region mask may be removed or used as a gate electrode as it is.
연이어, 상기 포토레지스트 패턴(PR1)을 제거한 후, 상기 결과물을 레이저 어닐링(laser annealing)을 이용하여 활성화 시키면, 도 3d에 도시한 바와 같이,단일의 포토레지스트 패턴(PR1)을 이용하여 n+(또는 p+) 소스/드레인 영역(22a)과 n-(또는 p-) LDD 영역(22b)을 형성한다.Subsequently, after removing the photoresist pattern PR1 and activating the resultant using laser annealing, as illustrated in FIG. 3D, n + (using a single photoresist pattern PR1 is used. Or p + ) source / drain regions 22a and n − (or p − ) LDD regions 22b.
이때, 전술한 바와 같이, 상기 게이트 전극(25)과 게이트 산화막(23)을 마스크로 이용한 저농도 이온주입 공정(soft doping)을 생략한 후, 상기 게이트 전극(25)과 게이트 산화막(23)을 소스/드레인 영역 마스크로 이용하면서 동시에 상기 금속 도금막(35)을 LDD 영역 마스크로 이용한 단일의 고농도 이온주입 공정(hard doping)만을 통하여 고농도 소스/드레인 영역(22a)과 LDD 영역(22b)을 동시에 형성하여 공정을 더욱 단순화 시킬 수 있다.In this case, as described above, after the low concentration ion implantation process (soft doping) using the gate electrode 25 and the gate oxide film 23 as a mask is omitted, the gate electrode 25 and the gate oxide film 23 are sourced. The high concentration source / drain region 22a and the LDD region 22b are simultaneously formed through a single high concentration ion implantation process using the metal plating film 35 as the LDD region mask while using as a drain region mask. The process can be further simplified.
도면에 도시되지는 않았지만, 상기 과정 후, 상기 결과물 상에 보호막 (passivation layer)을 증착한 후, 사진 식각 공정으로 상기 소스 영역과 드레인 영역의 일부를 노출시키도록 접촉 홀(contact hole)을 형성하고 금속을 증착하여 소스 및 드레인 전극을 형성하여 폴리실리콘 박막트랜지스터의 제작을 완료한다.Although not shown in the drawing, after the process, a passivation layer is deposited on the resultant, and then contact holes are formed to expose a portion of the source region and the drain region by a photolithography process. The deposition of the metal to form the source and drain electrodes to complete the fabrication of the polysilicon thin film transistor.
도 4는 본 발명의 다른 실시예에 의한 LDD 형성방법을 설명하기 위한 단면도로서, 용이한 설명을 위해 전술한 실시예와 유사한 제조 공정에 대한 설명은 약하기로 한다.4 is a cross-sectional view illustrating a method of forming an LDD according to another exemplary embodiment of the present invention, and a description of a manufacturing process similar to the above-described embodiment will be briefly described for easy description.
본 실시예는 게이트 전극(25a) 형성 후, 동일 패턴의 금속막(25b)을 더 증착하여, 이중 게이트 전극을 이용하는 것이다. 이러한 이중 게이트 전극(25a, 25b)을 이용하면, 도 4에 도시한 바와 같이, 이들의 양 측벽 뿐만아니라 게이트 패턴의 상부에도 금속 도금막(35)이 형성되고, 이를 고농도의 이온주입 마스크로 그대로 사용함으로써, LDD 영역(22b)과 고농도의 소스/드레인 영역(22a)을 형성하는 것이다.In this embodiment, after the gate electrode 25a is formed, the metal film 25b of the same pattern is further deposited to use a double gate electrode. When the double gate electrodes 25a and 25b are used, as shown in FIG. 4, the metal plating film 35 is formed not only on both sidewalls thereof but also on the top of the gate pattern, which is used as a high concentration ion implantation mask. By using it, the LDD region 22b and the high concentration source / drain region 22a are formed.
이와 같이, 본 발명에서는 LDD 구조 형성을 위한 별도의 마스크 패턴이 필요없이, 게이트 패턴을 정의하기 위한 하나의 마스크 패턴만을 사용하여 LDD 영역을 구현함으로써, 공정 단순화를 통한 제조 비용 절감 및 신뢰성을 향상시킬 수 있다.As described above, in the present invention, the LDD region is implemented using only one mask pattern for defining the gate pattern without the need for a separate mask pattern for forming the LDD structure, thereby reducing manufacturing cost and improving reliability by simplifying the process. Can be.
본 발명은 그 정신 또는 주요한 특징으로부터 일탈하는 일없이, 다른 여러 가지 형태로 실시할 수 있다. 따라서, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안된다. 본 발명의 범위는 특허청구 범위에 의해서 나타내는 것으로서, 명세서 본문에 의해서는 아무런 구속도 되지 않는다. 또한, 특허청구 범위의 균등 범위에 속하는 변형이나 변경은 모두 본 발명의 범위내의 것이다.This invention can be implemented in other various forms, without deviating from the mind or main characteristic. Therefore, the above-described embodiments are merely examples in all respects and should not be interpreted limitedly. The scope of the present invention is shown by the Claims, and is not restrict | limited by the specification body. Moreover, all the deformation | transformation and a change which belong to the equal range of a claim are within the scope of this invention.
이상 설명한 바와 같이 본 발명에 의하면, 별도의 마스크 추가없이(오히려, 마스크의 수를 감소시키면서) 또는 복잡한 단차 식각없이, 무전해/전해 도금과 같은 단순한 공정을 이용하여 LDD 소자를 제작할 수 있다.As described above, according to the present invention, an LDD device can be manufactured using a simple process such as electroless / electrolytic plating without additional masks (rather, reducing the number of masks) or without complicated step etching.
그 결과, 복잡한 LDD 공정을 대폭 단순화하여 제작 단가 및 수율을 향상시킬 뿐만아니라 소자의 신뢰성도 향상되는 효과를 발휘한다.As a result, the complex LDD process can be greatly simplified to improve the manufacturing cost and yield, as well as the reliability of the device.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990019146A KR100317642B1 (en) | 1999-05-27 | 1999-05-27 | Method for manufacturing a Thin Film Transistor using a metal plating |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990019146A KR100317642B1 (en) | 1999-05-27 | 1999-05-27 | Method for manufacturing a Thin Film Transistor using a metal plating |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000074893A KR20000074893A (en) | 2000-12-15 |
| KR100317642B1 true KR100317642B1 (en) | 2001-12-22 |
Family
ID=19588014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990019146A KR100317642B1 (en) | 1999-05-27 | 1999-05-27 | Method for manufacturing a Thin Film Transistor using a metal plating |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100317642B1 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100785038B1 (en) | 2006-04-17 | 2007-12-12 | 삼성전자주식회사 | Amorphous ZnO based Thin Film Transistor |
| KR101509663B1 (en) | 2007-02-16 | 2015-04-06 | 삼성전자주식회사 | Method of forming oxide semiconductor layer and method of manufacturing semiconductor device using the same |
| KR101334181B1 (en) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | Thin Film Transistor having selectively crystallized channel layer and method of manufacturing the same |
| EP2158608A4 (en) | 2007-06-19 | 2010-07-14 | Samsung Electronics Co Ltd | Oxide semiconductors and thin film transistors comprising the same |
| KR101496148B1 (en) | 2008-05-15 | 2015-02-27 | 삼성전자주식회사 | Semiconductor device and method of manufacturing the same |
| KR101380540B1 (en) * | 2009-12-17 | 2014-04-03 | 현대중공업 주식회사 | Method for fabricating metal electrode of solar cell |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113472A (en) * | 1983-11-24 | 1985-06-19 | Toshiba Corp | Manufacture of semiconductor device |
| JPS63227059A (en) * | 1987-03-17 | 1988-09-21 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
| JPS63300563A (en) * | 1987-05-29 | 1988-12-07 | Nec Corp | Manufacture of mos field-effect transistor |
| JPH02219236A (en) * | 1989-02-20 | 1990-08-31 | Sharp Corp | Manufacture of semiconductor device |
| JPH1187716A (en) * | 1997-09-02 | 1999-03-30 | Toshiba Corp | Thin film transistor device, fabrication thereof and array substrate for liquid crystal display |
-
1999
- 1999-05-27 KR KR1019990019146A patent/KR100317642B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113472A (en) * | 1983-11-24 | 1985-06-19 | Toshiba Corp | Manufacture of semiconductor device |
| JPS63227059A (en) * | 1987-03-17 | 1988-09-21 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
| JPS63300563A (en) * | 1987-05-29 | 1988-12-07 | Nec Corp | Manufacture of mos field-effect transistor |
| JPH02219236A (en) * | 1989-02-20 | 1990-08-31 | Sharp Corp | Manufacture of semiconductor device |
| JPH1187716A (en) * | 1997-09-02 | 1999-03-30 | Toshiba Corp | Thin film transistor device, fabrication thereof and array substrate for liquid crystal display |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000074893A (en) | 2000-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6627487B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2873660B2 (en) | Manufacturing method of semiconductor integrated circuit | |
| US6388291B1 (en) | Semiconductor integrated circuit and method for forming the same | |
| KR100390522B1 (en) | Method for fabricating thin film transistor including a crystalline silicone active layer | |
| KR0156178B1 (en) | Method for producing lcd device | |
| KR20010060231A (en) | Method of Producing A Semiconductor Device | |
| KR100462508B1 (en) | Top-gate type tft and process for forming thereof, and semiconductor device comprising thereof | |
| KR20020076792A (en) | Method for fabricating thin film transistor including a crystalline silicon active layer | |
| US6541323B2 (en) | Method for fabricating polysilicon thin film transistor | |
| KR100317642B1 (en) | Method for manufacturing a Thin Film Transistor using a metal plating | |
| KR100459219B1 (en) | Method For Forming Insulating Layer And Method For Forming The Polysilicon Thin Film Transistor | |
| US6306692B1 (en) | Coplanar type polysilicon thin film transistor and method of manufacturing the same | |
| JPH08330593A (en) | Manufacture of thin film transistor | |
| KR100328126B1 (en) | Method for Fabricating a Trench Gate Poly-Si Thin Film Transistor | |
| KR100482462B1 (en) | Manufacturing method of polysilicon thin film transistor of liquid crystal display device | |
| JP4304374B2 (en) | Top gate type thin film transistor | |
| JP3613221B2 (en) | Thin film transistor manufacturing method | |
| KR20020033287A (en) | Method for manufacturing thin film transistor | |
| KR100351869B1 (en) | Method for fabricating tft-lcd having built-in circuits | |
| KR100697379B1 (en) | Method of manufacturing poly-Si TFT | |
| KR0166910B1 (en) | Method for fabricating lcd-tft | |
| JP3480839B2 (en) | Method for manufacturing semiconductor device | |
| KR100254924B1 (en) | Method of fabricating image display device | |
| KR100307458B1 (en) | Method for manufacturing Thin Film Transistor | |
| JPH08186262A (en) | Manufacture of thin film transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120928 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20141124 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20161118 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20171116 Year of fee payment: 17 |
|
| FPAY | Annual fee payment |
Payment date: 20181114 Year of fee payment: 18 |
|
| EXPY | Expiration of term |