KR100316009B1 - 고속 전자 이동 트랜지스터의 제조 방법 - Google Patents

고속 전자 이동 트랜지스터의 제조 방법 Download PDF

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Abstract

본 발명은 에피 구조의 패턴을 먼저 형성한 후에 에피 구조를 결정 성장함으로써 인듐 성분이 높은 채널층의 두께 증가를 실현하여 속도 특성 및 잡음 특성을 향상시킬 수 있도록 한 고속 전자 이동 트랜지스터의 제조 방법에 관한 것으로, 이를 위하여 본 발명은, 평면형의 기판 위의 넓은 면적에 p-HEMT 에피 구조를 먼저 결정 성장한 후 메사 구조로 식각하는 방식으로 p-HEMT 소자를 제조하는 전술한 종래 방법과는 달리, 마스크를 이용하는 식각 공정으로 반도체 기판상에 메사 패턴 또는 트랜치 패턴을 먼저 형성한 후 또는 유전체막을 이용하여 패턴을 형성한 후 에피 구조를 결정 성장한다. 따라서, 본 발명은, 메사 패턴이 없는 기판에 에피 구조를 성장하는 것에 비해 채널층의 인듐 성분을 더 높게 성장할 수 있어 채널층의 전자 속도를 더욱 향상시킬 수 있고, 채널층을 두껍게 형성할 수 있어 채널층내 2차원 전자의 밀도를 증가시킬 수 있으며, 또한 메사 패턴 외부에서 발생하는 미스피트 디스로케이션에 영향을 받아 메사 패턴 내부에서 미스피트 디스로케이션이 증가하게 되는 것을 확실히 차단할 수 있어, 종래 방법에 따라 제조되는 p-HEMT 소자에 비해 속도 특성 및 잡음 특성을 대폭 개선할 수 있다.

Description

고속 전자 이동 트랜지스터의 제조 방법{METHOD FOR FABRICATING PSEUDOMORPHIC HIGH ELECTRON MOBILITY TRANSISTER}
본 발명은 반도체 소자를 제조하는 방법에 관한 것으로, 더욱 상세하게는 마이크로 웨이브, 밀리미터 웨이브 대역의 소자 응용에 널리 이용되고 있는 고속 전자 이동 트랜지스터(pseudomorphic high electron mobility transister : 이하 p-HEMT라 약칭함)를 제조하는 방법에 관한 것이다.
잘 알려진 바와같이, 갈륨비소(GaAs), 인듐인(InP) 계열 등의 화합물 반도체는 실리콘을 이용한 전자 소자들에 비해 전자의 속도 특성이 우수하여 마이크로 웨이브 또는 밀리미터 웨이브(10 - 100 GHz) 대역의 소자 응용에 광범위하게 적용되고 있으며, 이러한 화합물 반도체를 이용한 소자 기술로는 쌍극자 트랜지스터 계열인 이종접합 쌍극자 트랜지스터(HBT : heterojunction bipolar transister) 기술과 전계 효과 트랜지스터 계열인 MESFET(Metal Semiconductor Field Transister), HEMT(High Electron Mobility Transister), p-HEMT 기술이 있다.
여기에서, 본 발명에 관련되는 p-HEMT 기술은 전계 효과 트랜지스터들중 가장 높은 동작 주파수와 낮은 초고주파 잡음 특성 등의 장점을 가지고 있기 때문에 특히 고성능의 광통신 및 무선통신용 회로 및 부품의 개발에 응용되고 있는 매우 중요한 소자 기술이다.
전형적인 p-HEMT 소자는 이종 반도체 구조(heterostructure)를 이용하여 트랜지스터내의 스트레인된 채널층(channel later)에서 전자의 속도(또는 전자 이동도: mobility)를 향상시켜 동작 속도를 획기적으로 향상시킨 소자로써, 도 7a에 도시된 바와같이, 임의의 격자상수를 갖는 다수의 결정층들, 예를들면 제 1 버퍼층(702), 슈퍼 레티스층(704), 제 2 버퍼층(706), 스트레인되 채널층(708), 장벽층(710) 및 오믹층(712)이 반도체 기판(700)상에 순차 적층(즉, 결정 성장)된 구조를 갖는다.
도 7a를 참조하면, 전형적인 p-HEMT 소자내의 스트레인된 채널층(708)은 기판 및 다른 결정층들(장벽층 또는 버퍼층)과는 다른 격자상수를 갖는 물질 또는 조성으로 이루어지는 데, 주로 전자의 이동도(또는 속도) 특성이 매우 우수한 물질 또는 조성으로 이루어져 있다.
이러한 전형적인 p-HEMT 소자에서는 채널층으로써 갈륨비소 계열, 인듐인 계열, 갈륨질소 계열 등을 사용하는 데, 갈륨비소 계열의 p-HEMT는, 예를들면 InxGa1-xAs(x＞0)로 된 조성물을 채널층으로 사용하고, 인듐인 계열의 p-HEMT는, 예를들면 InxGa1-xAs(x＞0.53)로 된 조성물을 채널층으로 사용하며, 갈륨질소 계열의 p-HEMT는, 예를들면 InxGa1-xN(x＞0)로 된 조성물을 채널층으로 사용하고 있다.
한편, 화합물 반도체의 채널층에 사용되는 물질중의 하나인 인듐(In) 성분은 그 양이 증가할수록 반도체층내 전자 이동도(또는 속도)를 증가시키는 특성을 나타내는 데, 이러한 특성으로 인해 p-HEMT 소자의 동작 속도가 그만큼 빨라지게 되는 고속 특성을 갖는다.
따라서, 화합물 반도체의 고속 특성을 고려한다면 채널층에 사용되는 인듐 성분을 더욱 증가시키는 것이 요구되고 있으나, 다음과 같은 이유로 인해 채널층에서의 인듐 성분 증가는 제한적일 수밖에 없다.
즉, 채널층으로 사용되는 화합물 반도체층에서의 인듐 성분을 증가시키게 되면 이에 비례하여 반도체층의 격자상수가 증가하게 되는 데, 이러한 요인으로 인해 반도체층의 격자상수가 증가하는 경우 기판과의 격자상수 차이가 커지게 되어 그만큼 스트레인(또는 응력)이 증가하게 된다. 여기에서, 스트레인은 반도체 기판 위에 격자상수가 다른 물질을 결정 성장할 때 발생하는 힘을 말하는 것으로, 성장하는 결정의 격자상수가 반도체 기판의 격자상수보다 클 경우 압축 스트레인(compressive strain)이 발생하고, 이와는 달리 반도체 기판의 격자상수보다 작을 경우 인장 스트레인(tensile strain)이 발생하게 된다.
여기에서, 반도체 기판과 반도체층간의 격자상수 차이를 상대적으로 나타낸 수치를 격자 부정합도(lattice mismatch)라 하는 데, 이러한 격자 부정합도는 반도체 기판의 격자상수가 a0이고, 성장되는 물질의 격자상수가 a1이라고 가정할 때 다음의 수학식 1과 같이 표현된다.
한편, 스트레인은 격자상수착 클수록, 기판상에 성장되는 경정층의 두께가 클수록 더욱 증가하게 되는 데, 이러한 스트레인이 어느 이상 커지게 될 경우 스트레인 에너지가 결정층에 디스로케이션(dislocation) 등의 결함 발생을 초래하게 되며, 이러한 결함이 발생되기 전까지 성장할 수 있는 결정층의 최대 두께를 임계두께(critical thickness)라 부른다.
도 6b는 격자 부정합도와 임계두께와의 관계를 도시한 그래프이다. 도 6b를 참조하면, 격자 부정합도가 증가(즉, 인듐 성분의 증가)함에 따라 임계두께가 급격히 감소되는 것을 알 수 있다. 인듐 성분의 증가에 따른 스트레인된 채널층의 임계두께의 감소는 채널층에 발생하는 2차원 전자밀도의 감소를 초래하게 된다.
따라서, p-HEMT의 속도가 전자의 이동도 및 2차원 전자밀도의 곱에 비례한다는 점을 고려할 때, 인듐의 양이 너무 많을 경우, 임계두께의 감소에 따른 2차원 전자밀도의 감소가 심하여 되므로써 오히려 p-HEMT의 속도 특성이 열화되는 결과가 초래될 수 있다.
상기한 바와같은 이유로 인해, 일반적으로 갈륨비소 계열의 p-HEMT의 경우 채널층의 최대 인듐 성분값은 x=0.25(In0.25Ga0.75As, 격자 부정합도 ∼ 2.0%) 정도로 국한되며, 그 두께는 대략 90 ∼ 100Å 정도가 된다.
상기한 바와같은 문제점을 해결하기 위한 하나의 기술로써 Hoke에 의해 제안되어 미국상표특허청에“Pseudomorphic HEMT having strain compensation layer”의 명칭으로 등록된 미국특허 제554240호가 있다. 본 특허에서는 채널층에서 발생하는 스트레인을 보상하기 위하여 p-HEMT 구조의 채널층과 바로 아래 버퍼층 사이(즉, 도 7a에 도시된 스트레인된 채널층(708)과 제 2 버퍼층(706) 사이)에 스트레인 보상층(도시 생략)을 삽입하여 임계두께를 증가시키는 방법을 제시하고 있다.
도 7b를 참조하면, 실선으로 도시되어 참조부호 a로써 표시된 부분은 스트레인 보상층을 삽입하지 않은 일반적인 경우에 있어서 격자 부정합도와 임계두께와의 관계를 도시한 그래프이고, 점선으로 도시되어 참조부호 b로써 표시된 부분은 스트레인 보상층을 삽입한 경우에 있어서 격자 부정합도와 임계두께와의 관계를 도시한 그래프이다.
따라서, Hoke가 제안한 미국특허에서와 같이 스트레인 보상층을 사용하는 경우 그렇지 않은 경우에 비해 대략 2배 정도 임계두께가 증가되기 때문에 그 만큼 p-HEMT의 속도 및 잡음 특성을 개선할 수 있다.
한편, 스트레인 보상층을 사용하지 않는 p-HEMT 및 Hoke의 미국특허에서는 평면형의 기판위의 넓은 면적에 p-HEMT 에피구조를 먼저 결정 성장한 후 메사 구조로 식각하는 방법으로 p-HEMT 소자를 제조한다.
즉, 종래 방법에 따라 p-HEMT 소자를 제작하는 공정을 개략적으로 도시한 도 8a를 참조하면, 평면형의 반도체 기판(800)상에 다층 구조, 예를들면 제 1 버퍼층(802), 슈퍼 레티스층(804), 제 2 버퍼층(806), 스트레인된 채널층(808), 장벽층(810) 및 오믹층(812)으로 된 에피 구조를 결정 성장시킨 다음, 에피 식각 공정을 수행하여 메사 영역을 제외한 나머지 부분의 일부를 제거(즉, 오믹층(812), 장벽층(810), 스트레인된 채널층(808) 및 제 2 버퍼층(806)의 일부를 순차 제거)함으로써, 도 8a의 하단에 단면도로써 도시된 바와같은 메사 구조를 완성한다. 도 8a의 상단 부분은 완성된 메사 구조의 평면도이다.
다음에, 도 8b에 도시된 바와같이, 완성된 메사 구조의 상부 일부(즉, 오믹층(812), 장벽층(810) 및 스트레인된 채널층(808)의 일부)를 제거한 다음 후술하는 공정을 통해 소오스 전극(S) 및 드레인 전극(D)으로 사용될 오믹 콘택(814a, 814b)을 형성한다. 이때, 오믹 콘택(814a, 814b)이 형성된 메사 구조의 평면은 도 8b의 상단에 도시된 바와같다.
이어서, 오믹층(812)의 일부, 즉 두 오믹 콘택(814a, 814b) 사이에 형성된 오믹층(812)의 일부를 제거하여 게이트 전극(816)을 형성함으로써, 도 8c에 도시된 바와같이, 메사 패턴의 에피 구조를 갖는 p-HEMT 소자의 제조를 완료한다. 즉, 도 8c의 상단에 평면으로 도시된 바와같이, p-HEMT의 에피 구조상에 소오스 전극(S), 드레인 전극(D) 및 게이트 전극(G)을 형성함으로써 p-HEMT 소자의 제조를 완료한다.
한편, 스트레인된 결정층의 성장에 사용되는 기판에는, 도 9에 도시된 바와같이, 스레딩 디스로케이션(threading dislocation)(802)과 같은 결함이 발생하게 되는 데, 이러한 결함은 스트레인된 결정층을 성장할 때 미스피트 디스로케이션(misfit dislocation)(904)을 발생시키며, 이때 발생하는 미스피트 디스로케이션은 성장되는 결정층의 두께가 임계두께에 가까울 때나 초과할 때 그 길이가 길어지는 특성을 갖는다. 또한, 길게 형성된 미스피트 디스로케이션들이 서로 만날 경우 상호 작용에 의해 그 수가 급격하게 증가(디스로케이션 다중화 현상)하게 된다.
따라서, 전술한 종래 방법에 따라 평면형의 기판 위의 넓은 면적에 p-HEMT 에피 구조를 먼저 결정 성장한 후 메사 구조로 식각하는 방식으로 p-HEMT 소자를 제조하는 경우, 상술한 바와같은 이유(즉, 메사 패턴 내부의 미스피트 디스로케이션이 메사 패턴 외부의 미스피트 디스로케이션과 상호 작용하여 디스로케이션 다중화 현상이 야기되는 이유)로 인해 임계두께에 제약을 받을 수밖에 없으므로 p-HEMT 소자의 속도 특성 및 잡음 특성을 개선하는 데 한계를 가질 수밖에 없었다.
또한, Hoke가 제안한 p-HEMT 소자의 경우 스트레인 보상층을 사용함으로써, 종래 p-HEMT 소자에 비해 대략 2배 정도 임계두께가 증가를 도모할 수는 있었으나 기판 위에 에피 구조를 먼저 결정 성장한 후에 메사 구조로 식각하게 때문에 임계두께의 증가에 여전히 제약이 수반될 수밖에 없으며, 이로 인해 p-HEMT 소자의 속도 특성 및 잡음 특성을 개선하는 데 한계를 가질 수밖에 없었다.
즉, 메사 패턴 외부에서 발생하는 미스피트 디스로케이션에 영향을 받아 메사 패턴 내부에서 미스피트 디스로케이션이 증가하게 되는 것을 차단할 수만 있다면, p-HEMT 소자의 임계두께를 더욱 증가시킬 수 있겠으나 Hoke가 제안한 p-HEMT 소자에서는 이러한 점에 대해 전혀 고려하고 있지 않다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 에피 구조의 패턴을 먼저 형성한 후에 에피 구조를 결정 성장함으로써 인듐 성분이 높은 채널층의 두께 증가를 실현하여 속도 특성 및 잡음 특성을 향상시킬 수 있는 고속 전자 이동 트랜지스터의 제조 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 일형태에 따른 본 발명은, 소정량의 인듐 성분을 함유하는 채널층을 포함하여 임의의 격자상수를 각각 갖는 다수의 결정층들로 된 에피 구조의 고속 전자 이동 트랜지스터를 제조하는 방법에 있어서, 임의의 패턴을 갖는 마스크를 이용하는 식각 공정을 통해 반도체 기판상에 에피 구조를 한정하는 메사 패턴을 형성하는 단계; 상기 메사 패턴이 형성된 반도체 기판상에 다수의 결정층들을 순차 성장시켜 에피 구조층을 형성하는 단계; 상기 반도체 기판상에 형성된 상기 에피 구조층을 제거하고, 상기 메사 패턴상에 형성된 상기 에피 구조층을 잔류시켜 상기 에피 구조를 완성하는 단계; 및 상기 에피 구조상에 오믹 콘택 및 게이트 전극을 형성하는 단계로 이루어진 고속 전자 이동 트랜지스터의 제조 방법을 제공한다.
상기 목적을 달성하기 위한 다른 형태에 따른 본 발명은, 소정량의 인듐 성분을 함유하는 채널층을 포함하여 임의의 격자상수를 각각 갖는 다수의 결정층들로된 에피 구조의 고속 전자 이동 트랜지스터를 제조하는 방법에 있어서, 임의의 패턴을 갖는 마스크를 이용하는 식각 공정을 통해 반도체 기판상에 에피 구조를 한정하는 트랜치 패턴을 형성하는 단계; 상기 트랜치 패턴이 형성된 반도체 기판상에 다수의 결정층들을 순차 성장시켜 에피 구조층을 형성하는 단계; 상기 반도체 기판상에 형성된 상기 에피 구조층을 제거하고, 상기 트랜치 패턴 내부에 형성된 상기 에피 구조층을 잔류시켜 상기 에피 구조를 완성하는 단계; 및 상기 에피 구조상에 오믹 콘택 및 게이트 전극을 형성하는 단계로 이루어진 고속 전자 이동 트랜지스터의 제조 방법을 제공한다.
상기 목적을 달성하기 위한 다른 형태에 따른 본 발명은, 소정량의 인듐 성분을 함유하는 채널층을 포함하여 임의의 격자상수를 각각 갖는 다수의 결정층들로 된 에피 구조의 고속 전자 이동 트랜지스터를 제조하는 방법에 있어서, 반도체 기판상에 에피 구조를 한정하기 위한 임의의 패턴을 갖는 유전체막을 형성함으로써 메사 패턴을 형성하는 단계; 상기 유전체막을 결정 성장 마스크로 하여 상기 메사 패턴상에 다수의 결정층들을 순차 성장시킴으로써 에피 구조층을 형성하는 단계; 상기 반도체 기판상에 형성된 상기 유전체막을 제거함으로써 상기 에피 구조를 완성하는 단계; 및 상기 에피 구조상에 오믹 콘택 및 게이트 전극을 형성하는 단계로 이루어진 고속 전자 이동 트랜지스터의 제조 방법을 제공한다.
도 1a 내지 1d는 본 발명의 제 1 실시예에 따라 고속 전자 이동 트랜지스터(p-HEMT)를 제조하는 각 과정을 도시한 평면 및 단면 공정도,
도 2a 내지 2d는 제 1 실시예의 변형 실시예에 따라 고속 전자 이동 트랜지스터(p-HEMT)를 제조하는 각 과정을 도시한 평면 및 단면 공정도,
도 3a 내지 3d는 본 발명의 제 2 실시예에 따라 고속 전자 이동 트랜지스터(p-HEMT)를 제조하는 각 과정을 도시한 평면 및 단면 공정도,
도 4a 내지 4d는 제 2 실시예의 변형 실시예에 따라 고속 전자 이동 트랜지스터(p-HEMT)를 제조하는 각 과정을 도시한 평면 및 단면 공정도,
도 5a 내지 5d는 본 발명의 제 3 실시예에 따라 고속 전자 이동 트랜지스터(p-HEMT)를 제조하는 각 과정을 도시한 평면 및 단면 공정도,
도 6a 내지 6d는 제 3 실시예의 변형 실시예에 따라 고속 전자 이동 트랜지스터(p-HEMT)를 제조하는 각 과정을 도시한 평면 및 단면 공정도,
도 7a는 일반적인 p-HEMT 구조의 일예를 도시한 단면도,
도 7b는 격자 부정합도와 임계두께와의 관계를 도시한 그래프,
도 8a 내지 도 8c는 종래 방법에 따라 고속 전자 이동 트랜지스터(p-HEMT)를 제조하는 각 과정을 도시한 평면 및 단면 공정도,
도 9는 고속 전자 이동 트랜지스터(p-HEMT)를 제조할 때 미스피트 디스로케이션을 유발시키는 스레딩 디스로케이션의 결함이 발생하게 과정을 설명하기 위해 도시한 도면.
＜도면의 주요부분에 대한 부호의 설명＞
100, 200, 300, 400, 500, 600 : 반도체 기판
102, 504 : 메사 패턴
202, 604 : 분할 메사 패턴
104, 304, 506 : 에피 구조
204, 404, 606 : 분할 에피 구조
106a,106b,206a,206b,306a,306b,406a,406b,508a,508b,608a,608b : 오믹 콘택
108, 208, 308, 408, 510, 610 : 게이트 전극
302 : 트랜치 패턴
402 : 분할 트랜치 패턴
502 : 유전체막
602 : 분할 유전체막
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
[실시예 1]
도 1a 내지 1d는 본 발명의 제 1 실시예에 따라 고속 전자 이동 트랜지스터(p-HEMT)를 제조하는 각 과정을 도시한 평면 및 단면 공정도이다.
도 1a를 참조하면, 본 실시예에 따른 제조 방법은, 평면형의 기판 위의 넓은 면적에 p-HEMT 에피 구조를 먼저 결정 성장한 후 메사 구조로 식각하는 방식으로 p-HEMT 소자를 제조하는 전술한 종래 방법과는 달리, 먼저 마스크(즉, 패턴 내부를 보호하고 패턴 외부가 식각 가능하도록 노출된 마스크)를 이용하는 식각 공정을 통해 반도체 기판(100)의 측면 일부를 일정 깊이만큼 식각함으로써 반도체 기판(100)상에 메사 패턴(102)을 형성한다.
이어서, 메사 패턴(102)의 구조를 갖는 반도체 기판(100)상에 다수의 결정층으로 된 에피 구조(104, 104')를 결정 성장, 일예로서 도 7a에 도시된 바와같이 제 1 버퍼층(712), 슈퍼 레티스층(704), 제 2 버퍼층(706), 스트레인된 채널층(708), 장벽층(710) 및 오믹층(712)으로 된 에피 구조(104, 104')를 결정 성장시킨다.
따라서, 도 1b에 도시된 바와같이, 메사 패턴(102)의 상부 및 식각 제거된 반도체 기판(100)상에 에피 구조(104, 104')가 각각 형성되는 데, 메사 패턴(102)의 상부에 성장된 에피 구조(104)와 기판의 일부가 식각 제거된 기판(100)의 상부에 성장된 에피 구조(104')는 서로 분리된 형태를 갖는다. 이를 위해서는 메사 패턴(102)의 높이를 적어도 에피 구조(104, 104')의 높이보다 적어도 높게 형성해야 한다.
즉, 본 실시예에 따른 방법에서는 메사 패턴의 내부에 결정 성장되는 에피 구조와 메사 패턴의 외부에 결정 성장되는 에피 구조가 서로 분리되도록 하는 형태를 취하기 때문에 메사 패턴의 외부에서 발생하는 미스피트 디스로케이션에 영향을 받아 메사 패턴의 내부에서 미스피트 디스로케이션이 증가하게 되는 것을 확실하게 차단할 수 있다. 따라서, 본 실시예에 따라 p-HEMT 소자를 제조하는 경우, 인듐 성분이 높은 채널층을 더 두껍게 성장할 수 있기 때문에 채널층의 전자 속도를 더욱 향상시킬 수 있으며, 또한 채널층내 2차원 전자 밀도를 보다 높게 증가시킬 수 있어, 결과적으로 p-HEMT 소자의 속도 특성 및 잡음 특성을 대폭 향상시킬 수 있다.
다음에, 메사 식각 공정을 통해 불필요한 부분의 에피를 제거, 즉 기판의 일부가 제거된 기판 영역의 상부에 성장된 에피 구조(104')를 제거함으로써, 도 1c에 도시된 바와같이, p-HEMT 소자의 에피 구조를 완성한다.
이어서, 전술한 종래 방법에서와 동일한 방식으로, 완성된 에피 구조(104)상에 소오스 전극(S) 및 드레인 전극(D)으로 사용될 오믹 콘택(106a, 106b)을 형성하고, 게이트 전극(G)(108)을 형성함으로써, 도 1d에 도시된 바와같이, p-HEMT 소자, 즉 속도 특성 및 잡음 특성을 개선한 p-HEMT 소자의 제조를 완료한다.
이상 설명한 바와같이, 본 실시예에 따르면, 평면형의 기판 위의 넓은 면적에 p-HEMT 에피 구조를 먼저 결정 성장한 후 메사 구조로 식각하는 방식으로 p-HEMT 소자를 제조하는 전술한 종래 방법과는 달리, 마스크를 이용하는 식각 공정을통해 반도체 기판의 측면 일부를 일정 깊이만큼 식각함으로써 반도체 기판상에 메사 패턴을 먼저 형성한 후 에피 구조를 성장하기 때문에, 메사 패턴이 없는 기판에 에피 구조를 성장하는 것에 비해 채널층의 인듐 성분을 더 높게 성장할 수 있기 때문에 채널층의 전자 속도를 더욱 향상시킬 수 있고, 채널층을 두껍게 형성하기 때문에 채널층내 2차원 전자의 밀도를 증가시킬 수 있으며, 또한 메사 패턴 외부에서 발생하는 미스피트 디스로케이션에 영향을 받아 메사 패턴 내부에서 미스피트 디스로케이션이 증가하게 되는 것을 확실히가 차단할 수 있어, 전술한 종래 방법에 따라 제조되는 p-HEMT 소자에 비해 속도 특성 및 잡음 특성을 대폭 개선할 수 있다.
도 2a 내지 2d는 제 1 실시예의 변형 실시예에 따라 고속 전자 이동 트랜지스터(p-HEMT)를 제조하는 각 과정을 도시한 평면 및 단면 공정도이다.
본 변형 실시예에 따른 p-HEMT 소자 제조 방법은, 일예로서 도 2a에 도시한 바와같이, 메사 패턴의 구조를 단일 메사 구조로 형성하는 것이 아니라 다수개의 분할 패턴 구조를 갖는 분할 메사 구조(예를들면, 3개의 분할 메사 구조)로 형성한다는 점이 상술한 제 1 실시예와 다를 뿐 그 나머지 공정들은 제 1 실시예에서의 공정들과 실질적으로 동일하다.
도 2a를 참조하면, 분할 구조 마스크를 이용하는 식각 공정을 통해 반도체 기판(200)의 측면 일부를 일정 깊이만큼 식각함으로써 반도체 기판(200)상에 분할 메사 패턴(202)을 형성하고, 도 2b에 도시된 바와같이, 분할 메사 패턴(202)의 구조를 갖는 반도체 기판(200)상에 다수의 결정층으로 된 분할 에피 구조(204, 204')를 결정 성장시킨다. 이때, 분할 메사 패턴(202)의 상부에 성장된 분할 에피구조(204)와 기판의 일부가 식각 제거된 기판(200)의 상부에 성장된 분할 에피 구조(204')는 서로 분리된 형태를 갖는다. 이를 위해서는 메사 패턴(202)의 높이를 적어도 에피 구조(204, 204')의 높이보다 적어도 높게 형성해야 한다.
다음에, 메사 식각 공정을 통해 불필요한 부분의 분할 에피를 제거, 즉 기판의 일부가 제거된 기판 영역의 상부에 성장된 분할 에피 구조(204')를 제거함으로써, 도 2c에 도시된 바와같이, p-HEMT 소자의 분할 에피 구조를 완성한다.
이어서, 전술한 종래 방법에서와 동일한 방식으로, 완성된 분할 에피 구조(204)상에 소오스 전극(S) 및 드레인 전극(D)으로 사용될 오믹 콘택(206a, 206b)을 형성하고, 게이트 전극(G)(208)을 형성함으로써, 도 2d에 도시된 바와같이, p-HEMT 소자, 즉 속도 특성 및 잡음 특성을 개선한 p-HEMT 소자의 제조를 완료한다.
따라서, 본 변형 실시예에 따라 제조되는 p-HEMT 소자는, 에피 구조를 단일 구조가 아닌 분할 에피 구조, 즉 다수개의 분할 패턴 구조를 갖는 분할 에피 구조로 형성하기 때문에, 상술한 제 1 실시예에 비해 채널층의 인듐 성분을 더 높게 성장할 수 있고, 채널층을 더 두껍게 형성할 수 있으며, 또한 메사 패턴 내부에서 발생하는 미스피트 디스로케이션에 기인하는 메사 패턴 내부에서의 미스피트 디스로케이션 증가를 더욱 억제할 수 있어, 상술한 제 1 실시예에 따라 제조되는 p-HEMT 소자에 비해 속도 특성 및 잡음 특성을 더욱 개선할 수 있다.
[실시예 2]
도 3a 내지 3d는 본 발명의 제 2 실시예에 따라 고속 전자 이동트랜지스터(p-HEMT)를 제조하는 각 과정을 도시한 평면 및 단면 공정도이다.
본 실시예에 따른 p-HEMT 소자 제조 방법은, 마스크를 이용한 식각 공정을 통해 반도체 기판의 측면 일부를 일정 깊이만큼 식각함으로써 반도체 기판상에 메사 패턴을 형성하는 전술한 제 1 실시예와는 달리, 트랜치 형태의 패턴 구조를 이용하여 에피 구조를 형성한다는 점이 전술한 제 1 실시예와 다를 뿐 그 나머지 공정들은 제 1 실시예에서의 공정들과 실질적으로 동일하다.
도 3a를 참조하면, 본 실시예에 따른 제조 방법은, 마스크(즉, 패턴 외부를 보호하고 패턴 내부가 식각 가능하도록 노출된 마스크)를 이용하는 식각 공정을 통해 반도체 기판의 내부 일부를 일정 깊이만큼 식각함으로써 반도체 기판(300)상에 트랜치 패턴(302)을 형성하고, 도 3b에 도시된 바와같이, 트랜치 패턴(302)의 구조를 갖는 반도체 기판(300)상에 다수의 결정층으로 된 에피 구조(304, 304')를 결정 성장시킨다. 이때, 트랜치 패턴(302)의 상부에 성장된 에피 구조(304)와 트랜치 패턴(302) 외부의 기판(300)상에 성장된 에피 구조(304')는 서로 분리된 형태를 갖는다. 이를 위해서는 트랜치 패턴(302)의 상부와 반도체 기판(300)의 상부간의 단차를 에피 구조(304, 304')의 높이보다 적어도 크게 형성해야 한다.
다음에, 메사 식각 공정을 통해 불필요한 부분의 에피를 제거, 즉 트랜치 패턴(302)의 외부측 기판(300)상에 성장된 에피 구조(304')를 제거함으로써, 도 2c에 도시된 바와같이, p-HEMT 소자의 에피 구조를 완성한다.
이어서, 전술한 종래 방법에서와 동일한 방식으로, 완성된 에피 구조(304)상에 소오스 전극(S) 및 드레인 전극(D)으로 사용될 오믹 콘택(306a, 306b)을 형성하고, 게이트 전극(G)(308)을 형성함으로써, 도 3d에 도시된 바와같이, p-HEMT 소자, 즉 속도 특성 및 잡음 특성을 개선한 p-HEMT 소자의 제조를 완료한다.
따라서, 본 실시예에 따르면, 전술한 제 1 실시예에서와 같이 메사 패턴 구조를 이용하지 않고 트랜치 패턴 구조를 이용한다는 점이 다소 다르지만, 전술한 제 1 실시예에서 얻어지는 효과와 실질적으로 동일한 효과를 얻을 수 있다.
도 4a 내지 4d는 제 2 실시예의 변형 실시예에 따라 고속 전자 이동 트랜지스터(p-HEMT)를 제조하는 각 과정을 도시한 평면 및 단면 공정도이다.
본 변형 실시예에 따른 p-HEMT 소자 제조 방법은, 일예로서 도 4a에 도시한 바와같이, 트랜치 패턴의 구조를 단일 트랜치 구조로 형성하는 것이 아니라 다수개의 분할 패턴 구조를 갖는 분할 트랜치 패턴 구조(예를들면, 3개의 분할 트랜치 패턴 구조)로 형성한다는 점이 상술한 제 2 실시예와 다를 뿐 그 나머지 공정들은 제 2 실시예에서의 공정들과 실질적으로 동일하다.
도 4a를 참조하면, 분할 구조 마스크를 이용하는 식각 공정을 통해 반도체 기판(400)의 내측 일부를 일정 깊이만큼 식각함으로써 반도체 기판(400)상에 분할 트랜치 패턴(402)을 형성하고, 도 4b에 도시된 바와같이, 분할 트랜치 패턴(402)의 구조를 갖는 반도체 기판(400)상에 다수의 결정층으로 된 분할 에피 구조(404, 404')를 결정 성장시킨다. 이때, 트랜치 패턴(402)의 상부에 성장된 분할 에피 구조(404)와 트랜치 패턴(402) 외부의 기판(400)상에 성장된 분할 에피 구조(404')는 서로 분리된 형태를 갖는다. 이를 위해서는 트랜치 패턴(402)의 상부와 반도체 기판(400)의 상부간의 단차를 에피 구조(304, 304')의 높이보다 적어도 크게 형성해야 한다.
다음에, 메사 식각 공정을 통해 불필요한 부분의 분할 에피를 제거, 즉 트랜치 패턴(402)의 외부측 기판(400)상에 성장된 분할 에피 구조(404')를 제거함으로써, 도 4c에 도시된 바와같이, p-HEMT 소자의 에피 구조를 완성한다.
이어서, 전술한 종래 방법에서와 동일한 방식으로, 완성된 분할 에피 구조(404)상에 소오스 전극(S) 및 드레인 전극(D)으로 사용될 오믹 콘택(406a, 406b)을 형성하고, 게이트 전극(G)(408)을 형성함으로써, 도 4d에 도시된 바와같이, p-HEMT 소자, 즉 속도 특성 및 잡음 특성을 개선한 p-HEMT 소자의 제조를 완료한다.
따라서, 본 변형 실시예에 따라 제조되는 p-HEMT 소자는, 에피 구조를 단일 구조가 아닌 분할 에피 구조, 즉 다수개의 분할 패턴 구조를 갖는 분할 에피 구조로 형성하기 때문에, 상술한 제 2 실시예에 비해 채널층의 인듐 성분을 더 높게 성장할 수 있고, 채널층을 더 두껍게 형성할 수 있으며, 또한 트랜치 패턴 내부에서 발생하는 미스피트 디스로케이션에 기인하는 트랜치 패턴 내부에서의 미스피트 디스로케이션 증가를 더욱 억제할 수 있어, 상술한 제 2 실시예에 따라 제조되는 p-HEMT 소자에 비해 속도 특성 및 잡음 특성을 더욱 개선할 수 있다.
[실시예 3]
도 5a 내지 5d는 본 발명의 제 3 실시예에 따라 고속 전자 이동 트랜지스터(p-HEMT)를 제조하는 각 과정을 도시한 평면 및 단면 공정도이다.
본 실시예에 따른 p-HEMT 소자 제조 방법은, 메사 패턴 구조 및 트랜치 패턴구조를 이용하는 전술한 제 1 및 제 2 실시예와는 달리, 유전체 증착 기법을 이용하여 메사 패턴 구조를 형성한다는 점이 전술한 제 1 및 제 2 실시예와 다를 뿐 그 나머지 공정들은 제 1 및 제 2 실시예에서의 공정들과 실질적으로 동일하다.
즉, 도 5a를 참조하면, 본 실시예에 따른 제조 방법은, 증착 공정을 통해 반도체 기판(500)상에 임의의 패턴 구조, 즉 메사 패턴 구조를 갖는 유전체막(502)을 형성함으로써 노출된 반도체 기판(500)상에 메사 패턴(504)을 형성하고, 도 5b에 도시된 바와같이, 메사 패턴(504)의 구조를 갖는 반도체 기판(500)상에 다수의 결정층으로 된 에피 구조(506)를 결정 성장시킨다. 이때, 에피 구조(506)를 이루는 물질들에 대해 선택적인 결정 성장, 즉 기판(500)상에만 에피 구조가 결정 성장되고, 유전체막(502)상에는 에피 구조가 결정 성장되지 않는다. 즉, 유전체막(502)은 에피 구조의 형성을 위한 결정 성장시에 마스크로써 작용하게 된다.
다음에, 유전체 식각 공정을 통해 반도체 기판(500)상에 형성된 유전체막(502)을 제거함으로써, 도 5c에 도시된 바와같이, p-HEMT 소자의 에피 구조(506)를 완성한다.
이어서, 전술한 종래 방법에서와 동일한 방식으로, 완성된 에피 구조(506)상에 소오스 전극 및 드레인 전극으로 사용될 오믹 콘택(508a, 508b)을 형성하고, 게이트 전극(510)을 형성함으로써, 도 5d에 도시된 바와같이, p-HEMT 소자, 즉 속도 특성 및 잡음 특성을 개선한 p-HEMT 소자의 제조를 완료한다.
따라서, 본 실시예에 따르면, 전술한 제 1 및 제 2 실시예에서와 같이 메사 패턴 구조 및 트랜치 패턴 구조를 이용하지 않고 유전체막을 이용한다는 점이 다소다르지만, 전술한 제 1 및 제 2 실시예에서 얻어지는 효과와 실질적으로 동일한 효과를 얻을 수 있다.
도 6a 내지 6d는 제 3 실시예의 변형 실시예에 따라 고속 전자 이동 트랜지스터(p-HEMT)를 제조하는 각 과정을 도시한 평면 및 단면 공정도이다.
본 변형 실시예에 따른 p-HEMT 소자 제조 방법은, 일예로서 도 6a에 도시한 바와같이, 에피 구조를 단일 에피 구조로 성장하는 것이 아니라 다수개의 분할 구조를 갖는 분할 에피 구조(예를들면, 3개의 분할 에피 구조)로 성장한다는 점이 상술한 제 3 실시예와 다를 뿐 그 나머지 공정들은 제 3 실시예에서의 공정들과 실질적으로 동일하다.
도 6a를 참조하면, 증착 공정을 통해 반도체 기판(600)상에 임의의 분할 패턴 구조, 즉 분할된 임의의 패턴 구조를 갖는 분할 유전체막(602)을 형성함으로써 노출된 반도체 기판(600)상에 분할 메사 패턴(604)을 형성하고, 도 6b에 도시된 바와같이, 분할 메사 패턴(604)의 구조를 갖는 반도체 기판(600)상에 다수의 결정층으로 된 분할 에피 구조(606)를 결정 성장시킨다. 이때, 에피 구조(606)를 이루는 물질들에 대해 선택적인 결정 성장, 즉 기판(600)상에만 분할 에피 구조가 결정 성장되고, 유전체막(602)상에는 분할 에피 구조가 결정 성장되지 않는다. 즉, 유전체막(602)은 에피 구조의 형성을 위한 결정 성장시에 마스크로써 작용하게 된다.
다음에, 유전체 식각 공정을 통해 반도체 기판(600)상에 형성된 유전체막(602)을 제거함으로써, 도 5c에 도시된 바와같이, p-HEMT 소자의 분할 에피 구조(606)를 완성한다.
이어서, 전술한 종래 방법에서와 동일한 방식으로, 완성된 분할 에피 구조(606)상에 소오스 전극 및 드레인 전극으로 사용될 오믹 콘택(608a, 608b)을 형성하고, 게이트 전극(610)을 형성함으로써, 도 6d에 도시된 바와같이, p-HEMT 소자, 즉 속도 특성 및 잡음 특성을 개선한 p-HEMT 소자의 제조를 완료한다.
따라서, 본 변형 실시예에 따라 제조되는 p-HEMT 소자는, 에피 구조를 단일 구조가 아닌 분할 에피 구조, 즉 다수개의 분할 패턴 구조를 갖는 분할 에피 구조로 형성하기 때문에, 상술한 제 3 실시예에 비해 채널층의 인듐 성분을 더 높게 성장할 수 있고, 채널층을 더 두껍게 형성할 수 있으며, 또한 트랜치 패턴 내부에서 발생하는 미스피트 디스로케이션에 기인하는 트랜치 패턴 내부에서의 미스피트 디스로케이션 증가를 더욱 억제할 수 있어, 상술한 제 3 실시예에 따라 제조되는 p-HEMT 소자에 비해 속도 특성 및 잡음 특성을 더욱 개선할 수 있다.
이상 설명한 바와같이 본 발명에 따르면, 평면형의 기판 위의 넓은 면적에 p-HEMT 에피 구조를 먼저 결정 성장한 후 메사 구조로 식각하는 방식으로 p-HEMT 소자를 제조하는 전술한 종래 방법과는 달리, 마스크를 이용하는 식각 공정 이용하여 반도체 기판상에 메사 패턴 또는 트랜치 패턴을 먼저 형성한 후 또는 유전체막을 이용하여 패턴을 형성한 후 에피 구조를 결정 성장하기 때문에, 메사 패턴이 없는 기판에 에피 구조를 성장하는 것에 비해 채널층의 인듐 성분을 더 높게 성장할 수 있어 채널층의 전자 속도를 더욱 향상시킬 수 있고, 채널층을 두껍게 형성할 수 있어 채널층내 2차원 전자의 밀도를 증가시킬 수 있으며, 또한 메사 패턴 외부에서발생하는 미스피트 디스로케이션에 영향을 받아 메사 패턴 내부에서 미스피트 디스로케이션이 증가하게 되는 것을 확실히가 차단할 수 있어, 전술한 종래 방법에 따라 제조되는 p-HEMT 소자에 비해 속도 특성 및 잡음 특성을 대폭 개선할 수 있다.

Claims (8)

  1. 소정량의 인듐 성분을 함유하는 채널층을 포함하여 임의의 격자상수를 각각 갖는 다수의 결정층들로 된 에피 구조의 고속 전자 이동 트랜지스터를 제조하는 방법에 있어서,
    임의의 패턴을 갖는 마스크를 이용하는 식각 공정을 통해 반도체 기판상에 에피 구조를 한정하는 메사 패턴을 형성하는 단계;
    상기 메사 패턴이 형성된 반도체 기판상에 다수의 결정층들을 순차 성장시켜 에피 구조층을 형성하는 단계;
    상기 반도체 기판상에 형성된 상기 에피 구조층을 제거하고, 상기 메사 패턴상에 형성된 상기 에피 구조층을 잔류시켜 상기 에피 구조를 완성하는 단계; 및
    상기 에피 구조상에 오믹 콘택 및 게이트 전극을 형성하는 단계로 이루어진 고속 전자 이동 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서, 상기 메사 패턴의 높이는, 상기 에피 구조의 높이보다 적어도 높게 형성되는 것을 특징으로 하는 고속 전자 이동 트랜지스터의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 메사 패턴은 다수개의 분할 패턴 구조로 된 분할 메사 패턴이고, 상기 에피 구조는 다수개의 분할 구조로 된 분할 에피 구조인 것을 특징으로 하는 고속 전자 이동 트랜지스터의 제조 방법.
  4. 소정량의 인듐 성분을 함유하는 채널층을 포함하여 임의의 격자상수를 각각 갖는 다수의 결정층들로 된 에피 구조의 고속 전자 이동 트랜지스터를 제조하는 방법에 있어서,
    임의의 패턴을 갖는 마스크를 이용하는 식각 공정을 통해 반도체 기판상에 에피 구조를 한정하는 트랜치 패턴을 형성하는 단계;
    상기 트랜치 패턴이 형성된 반도체 기판상에 다수의 결정층들을 순차 성장시켜 에피 구조층을 형성하는 단계;
    상기 반도체 기판상에 형성된 상기 에피 구조층을 제거하고, 상기 트랜치 패턴 내부에 형성된 상기 에피 구조층을 잔류시켜 상기 에피 구조를 완성하는 단계; 및
    상기 에피 구조상에 오믹 콘택 및 게이트 전극을 형성하는 단계로 이루어진 고속 전자 이동 트랜지스터의 제조 방법.
  5. 제 4 항에 있어서, 상기 트랜치 패턴의 상부와 반도체 기판의 상부간의 단차는, 상기 에피 구조의 높이보다 적어도 크게 형성되는 것을 특징으로 하는 고속 전자 이동 트랜지스터의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 트랜치 패턴은 다수개의 분할 패턴 구조로 된 분할 트랜치 패턴이고, 상기 에피 구조는 다수개의 분할 구조로 된 분할 에피 구조인 것을 특징으로 하는 고속 전자 이동 트랜지스터의 제조 방법.
  7. 소정량의 인듐 성분을 함유하는 채널층을 포함하여 임의의 격자상수를 각각 갖는 다수의 결정층들로 된 에피 구조의 고속 전자 이동 트랜지스터를 제조하는 방법에 있어서,
    반도체 기판상에 에피 구조를 한정하기 위한 임의의 패턴을 갖는 유전체막을 형성함으로써 메사 패턴을 형성하는 단계;
    상기 유전체막을 결정 성장 마스크로 하여 상기 메사 패턴상에 다수의 결정층들을 순차 성장시킴으로써 에피 구조층을 형성하는 단계;
    상기 반도체 기판상에 형성된 상기 유전체막을 제거함으로써 상기 에피 구조를 완성하는 단계; 및
    상기 에피 구조상에 오믹 콘택 및 게이트 전극을 형성하는 단계로 이루어진 고속 전자 이동 트랜지스터의 제조 방법.
  8. 제 7 항에 있어서, 상기 유전체막은 다수개의 분할 패턴 구조로 된 분할 유전체막이고, 상기 에피 구조는 다수개의 분할 구조로 된 분할 에피 구조인 것을 특징으로 하는 고속 전자 이동 트랜지스터의 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61100973A (ja) * 1984-10-22 1986-05-19 Nec Corp 電界効果型トランジスタの製造方法
JPS61164271A (ja) * 1985-01-17 1986-07-24 Nec Corp 電界効果型トランジスタの製造方法
JPH09260399A (ja) * 1996-03-19 1997-10-03 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JPH11162994A (ja) * 1997-11-27 1999-06-18 Denso Corp 半導体装置の製造方法およびマスク材

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61100973A (ja) * 1984-10-22 1986-05-19 Nec Corp 電界効果型トランジスタの製造方法
JPS61164271A (ja) * 1985-01-17 1986-07-24 Nec Corp 電界効果型トランジスタの製造方法
JPH09260399A (ja) * 1996-03-19 1997-10-03 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JPH11162994A (ja) * 1997-11-27 1999-06-18 Denso Corp 半導体装置の製造方法およびマスク材

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