KR100314271B1 - Method for removing void in semiconductor device - Google Patents
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Abstract
Description
본 발명은 MOSFET 제조공정중의 보이드(void) 제거방법에 관한 것이다. 보다 구체적으로, 본 발명은 다층 금속막 형성중에 층간 금속 산화)을 형성함에 있어서, 플라즈마 증착 산화막등의 제 1 절연막 상에 상압방식으로 제 2 절연막을 형성하여 토폴로지가 심한 부분의 보이드를 방지하여 금속 마스크 작업시 네킹(necking) 및 씬닝(thining)현상을 제거하여 반도체 소자의 신뢰성과 수율을 향상시키는 반도체소자의 보이드 제거방법에 관한 것이다.The present invention relates to a void removal method during a MOSFET manufacturing process. More specifically, in the formation of the interlayer metal oxide) during the formation of the multi-layer metal film, the second insulating film is formed on the first insulating film, such as a plasma deposition oxide film, in an atmospheric pressure manner to prevent voids in a heavily topological metal. The present invention relates to a void removal method of a semiconductor device that removes necking and thinning during masking and improves reliability and yield of the semiconductor device.
최근까지, 층간 절연막으로서 가장 광범위하게 사용되어온 물질은 도핑된,실란에 기초한 CVD 실리콘산화막이었다.Until recently, the most widely used material as an interlayer insulating film was a doped, silane based CVD silicon oxide film.
이들이 넓게 사용되어온 이유는 첫째, 양호한 전기적 및 물리적 특성을 가지는 CVD 실리콘산화막이 웨이퍼 상에 존재하는 알루미늄을 손상하지 아니하는 온도범위에서 증착될 수 있으며, 둘째, CVD 실리콘산화막에 인이 도핑되었을 때, 이것이 소듐 이온과 기타 수명 시간-단축 금속 불순물을 게더링하는 능력을 가지고 있기 때문이다.The reason why they have been widely used is, firstly, that a CVD silicon oxide film having good electrical and physical properties can be deposited at a temperature range that does not damage aluminum present on the wafer, and second, when phosphorus is doped into the CVD silicon oxide film, This is because it has the ability to gather sodium ions and other life time-shortened metal impurities.
층간 절연막으로서 사용되기에 적합한 실리콘산화막이 되기 위해서는 표면의 토폴로지가 낮아야하며, 핀홀이 존재하지 아니하여야 한다는 등의 조건이 있다. 충간 실리콘산화막은 APCVD, LPCVD, 및 PECVD와 같은 여러가지 CVD방법에 의해 증착될 수 있다. 이들 방법에 의해 증착된 CVD 실리콘산화막은 양호한 전기적 및 물리적 특성을 가지지만, 모든 실란에 기초한 CVD 방법은 다음과 같은 공통되는 문제점을 가지고 있다.In order to be a silicon oxide film suitable for use as an interlayer insulating film, there are conditions such as the topology of the surface to be low and the absence of pinholes. The interlayer silicon oxide film may be deposited by various CVD methods such as APCVD, LPCVD, and PECVD. The CVD silicon oxide films deposited by these methods have good electrical and physical properties, but all silane-based CVD methods have the following common problems.
첫째, 공간적으로 밀집된 스텝들 위에 있는 막의 커버리지가 부적당하여 스텝 상부의 막 두께가 바닥과 측벽상의 막 두께보다 더 두껍게 된다. 더우기, 스텝 기부에 존재하는 실리콘산화막의 각이 요각이 될 수 있어서, 스텝 커버리지와 식각조건을 더욱 곤란하게 만든다.First, the coverage of the film over spatially dense steps is inadequate so that the film thickness on the top of the step becomes thicker than the film thickness on the bottom and sidewalls. Moreover, the angle of the silicon oxide film present in the step base can be the reentrant angle, making the step coverage and etching conditions more difficult.
이에 관련된 것은 제 1도에 나타낸 바와같이, 보이드가 형성되는 과정은 전도성 물질로 이루어진 금속(1)상에 증착된 절연막(2)의 측벽이 서로 접촉됨으로써 절연막 중에 보이드(3)가 형성된다.Related to this, as shown in FIG. 1, in the process of forming the voids, the sidewalls of the insulating film 2 deposited on the metal 1 made of a conductive material are brought into contact with each other to form the voids 3 in the insulating film.
PSG는 실리콘산화막 중의 스트레스를 감소시켜 습기에 대한 저항성을 길러주고 소듐의 게더링을 향상시킨다. 하지만, 이것은 또한 막 식각률을 증가시켜 절연 에치백(etch back) 평탄화 공정에 악영향을 줄 수 있다. 즉, 웨이퍼 상에 인이 균일하게 처리되지 않으면, 웨이퍼상의 에치백률이 균일하지 않게 된다. 식각률에 있어서 이러한 편차가 존재하게 되면, 웨이퍼의 어떤 부위상에 매우 얇은 유전층을 가지는 소자를 생산할 수 없게 된다.PSG reduces the stress in the silicon oxide film to increase moisture resistance and improve the gathering of sodium. However, this can also increase the film etch rate and adversely affect the insulating etch back planarization process. In other words, if phosphorus is not uniformly processed on the wafer, the etch-back rate on the wafer becomes uneven. Such deviations in etch rate make it impossible to produce devices with very thin dielectric layers on any part of the wafer.
인의 도핑은 또한 끝 부분을 뾰족하게 하는 경향을 증대시켜 CVD 실리콘산화막의 스텝 커버리지를 악화시킨다. 또한, 높은 애스펙트-비(aspect-ratio) 공간을 충진하기 위하여 PECVD 실리콘산화막을 사용하게 되면 산화물 측벽이 만나는 부위에서 틈이 형성되어, 막의 벌크 부위보다 훨씬 더 높은 건식-식각률을 나타내게 되어, 에치백 평탄화 공정에 있어서, 산화막 표면상에 깊은 홈을 형성할 수도 있다.Phosphorus doping also increases the tendency to sharpen the tip, worsening the step coverage of the CVD silicon oxide film. In addition, the use of PECVD silicon oxide films to fill high aspect-ratio spaces creates gaps at the sites where oxide sidewalls meet, resulting in a much higher dry-etch rate than the bulk of the film. In the planarization step, deep grooves may be formed on the oxide film surface.
이와 같이 반도체 소자의 토폴로지 문제는 현재까지 사용되고 있는 어떤 절연막에서도 대두되고 있는 문제이며, 이러한 문제는 소자가 고집적화함에 따라 더욱 그 해결이 요망되고 있다고 할 수 있다.As described above, the topology problem of the semiconductor device is a problem that has arisen in any insulating film that has been used up to now, and this problem can be said to be solved further as the device is highly integrated.
따라서, 토폴로지가 형성된 반도체 기판상에 표면을 평탄화하는 방법에 관하여 많은 연구가 진행되고 있는 실정이다. 지금까지 알려져 있는 평탄화 기술로는 BPSG, PSG등의 복합수지물질을 고온에서 베이킹하여 플로우(flow)시키는 방법을 사용하거나, 포토레지스트를 사용하여 에치백 공정을 사용하거나 SOG(Spin-on Glass)방법을 사용하는 것이 있다.Therefore, much research is being conducted on the method of planarizing the surface on the semiconductor substrate on which the topology is formed. As the planarization technique known to date, a method of baking and flowing composite resin materials such as BPSG and PSG at a high temperature, an etch back process using a photoresist, or a spin-on glass (SOG) method Is to use
그러나 고온에서 진행하는 평탄화공정은 하부층이 금속등으로 이루어진 전도층이기 때문에 그리 높지 않은 온도에서도 녹아버리거나 전기적 특성이 변하게 되는 문제점이 있다. 더우기 접합부에서는 고온에서의 열공정으로 인해 불순물등이 확산되기 때문에 고집적소자에 필요한 얕은 접합을 어렵게 만든다.However, the planarization process proceeding at a high temperature has a problem that the lower layer is a conductive layer made of a metal or the like, so that it melts even when the temperature is not very high or the electrical characteristics change. In addition, since the impurities are diffused due to the thermal process at a high temperature, it is difficult to make the shallow junction required for the high integration device.
한편, SOG방법의 경우는 평탄화정도는 양호하지만, 막질자체가 가지고 있는 결함이 많이 발생하고 알루미늄등의 금속과 접촉하는 경우 부식작용을 일으키는 문제점이 있다.On the other hand, in the SOG method, the degree of planarization is good, but there is a problem in that many defects of the film substance are generated and corrosion occurs when contacted with a metal such as aluminum.
상기 포토레지스트를 이용하는 방법이 현재 많이 사용되고는 있으나, 여기에서도 포토레지스트 패턴의 간격이 고집적 소자에 있어서는 좁고, 실리콘산화막의 스텝 커버리지(step coverage)가 양호하지 못한 이유 때문에 평탄화특성을 양호하게 하는 데에는 그 한계가 있다.Although the method using the photoresist is widely used at present, the photoresist pattern spacing is narrow in the case of highly integrated devices, and the planarization characteristic is good for the reason that the step coverage of the silicon oxide film is not good. There is a limit.
본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출한 것으로, 발명의 목적은 반도체 소자의 제조에 있어서, 층간 절연막의 평탄화 특성을 개선하여 토폴로지가 심한 부분의 보이드 발생을 방지하여 소자의 신뢰성과 수율을 향상시킬수 있는 반도체소자의 보이드 제거방법을 제공함에 있다.The present invention has been made to solve the problems of the prior art, the object of the invention is to improve the planarization characteristics of the interlayer insulating film in the manufacture of semiconductor devices, to prevent the generation of voids in the severe topologies of the device reliability and yield It is to provide a void removal method of a semiconductor device that can improve the.
[과제를 해결하기 위한 수단][Means for solving the problem]
상기 목적을 달성하기 위한 본 발명은, 반도체기판상에 하부금속막을 형성하는 단계; 상기 하부금속막을 포함한 반도체기판상에 플라즈마산화막으로 이루어진 제1절연막을 형성하는 단계; 상기 제1절연막상에 300 내지 400℃ 온도의 상압 및 오존분위기하에서 TEOS 와 오존을 반응시켜 상기 제1절연막 두께의 1내지 2배가 되는 제 2 절연막을 성장시켜 기판상의 보이드를 제거하는 단계;를 포함하여 구성되는 것을 특징으로한다.The present invention for achieving the above object, forming a lower metal film on a semiconductor substrate; Forming a first insulating film made of a plasma oxide film on the semiconductor substrate including the lower metal film; Removing the voids on the substrate by growing a second insulating film having a thickness of 1 to 2 times the thickness of the first insulating film by reacting TEOS with ozone under an atmospheric pressure and an ozone atmosphere at a temperature of 300 to 400 ° C. on the first insulating film. Characterized in that the configuration.
제 1 도는 반도체 소자에서 보이드가 형성되는 과정을 나타낸 도면.1 is a view illustrating a process of forming voids in a semiconductor device.
제 2 도는 본 발명에 의해 보이드가 제거되는 과정을 나타낸 도면.2 is a view showing a process of removing the voids by the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1,6 : 금속 2,5 : 절연막1,6 metal 2,5 insulating film
3 : 보이드 4 : 기판3: void 4: substrate
7 : 제 1 절연막 8 : 제 2 절연막7: first insulating film 8: second insulating film
이하, 본 발명에 따른 반도체소자의 보이드 제거방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method of removing voids of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
제 2 도는 본 발명에 의해 보이드가 제거되는 과정을 나타낸 도면이다.2 is a view showing a process of removing the voids by the present invention.
본 발명에 따른 반도체소자의 보이드 제거방법의 층간절연막을 증착함에 있어서, 통상의 제 1 절연막상에 상압조건하에서 TEOS(Tetra Ethyl Ortho Silicate)와 오존을 반응시켜 제 2 절연막을 형성하는 방법을 이용한다.In depositing an interlayer insulating film of the void removal method of a semiconductor device according to the present invention, a method of forming a second insulating film by reacting TEOS (Tetra Ethyl Ortho Silicate) with ozone under normal pressure on a conventional first insulating film.
통상의 절연막이라 함은 도전층을 절연하는데 통상 사용되고 있는 절연막을 지칭한다. 따라서, 이들 절연막에는 질화막, TEOS막, LTO(low temperature oxide), HTO(high temperature oxide) 및 PE산화막 등이 포함되고, 일반적으로는 PE산화막이 절연막으로 사용한다.A conventional insulating film refers to an insulating film which is commonly used to insulate a conductive layer. Therefore, these insulating films include a nitride film, a TEOS film, a low temperature oxide (LTO), a high temperature oxide (HTO), a PE oxide film, and the like, and a PE oxide film is generally used as the insulating film.
TEOS를 사용하는 이유는 다음과 같다.The reason for using TEOS is as follows.
최근들어 375℃의 온도에서 TEOS로 부터 실리콘산화막을 플라즈마 증착시키는 방법이 상업적으로 실시 가능하게 되었는데,Recently, a method of plasma depositing a silicon oxide film from TEOS at a temperature of 375 ° C has become commercially feasible.
이러한 저온 PETEOS 산화막은 상기한 실란에 기초한 CVD 실리콘산화막의 문제점을 어느 정도 경감시킬 수 있는 것으로 알려져있다. 첫째, 끝을 뾰족하게 하는 단점이 TEOS에 기초한 막에서는 감소되는데, 이것은 산화막이 유기 실리콘 화합물로 부터 증착될 때는 흡착원자들이 더 큰 표면 이동도를 가지기 때문이다. 표면 이동에 대한 평균 자유 경로가 더 크고 존재하는 국소 고체 각도의 국소 평균이 더많을수록, 스텝 커버리지와 균일도가 향상된다.It is known that such low temperature PETEOS oxide film can alleviate to some extent the problem of the silane-based CVD silicon oxide film. First, the tip sharpness is reduced in TEOS based films because the adsorption atoms have greater surface mobility when the oxide film is deposited from the organosilicon compound. The larger the mean free path to surface movement and the more local the mean of local solid angles present, the better the step coverage and uniformity.
둘째, 이 효과로 인하여 0.8 같이 높은 애스펙트 비를 가지는 인접한 선들사이의 공간을 충진하는데, 이것은 실란에 기초한 PECVD 산화막이 애스펙트 비가 0.5를 초과할 때에는 효과가 없다는 사실에 비추어 볼 때 그 우수성을 알 수 있다.Secondly, this effect fills the space between adjacent lines with a high aspect ratio, such as 0.8, which shows its superiority in view of the fact that a silane-based PECVD oxide film is ineffective when the aspect ratio exceeds 0.5. .
셋째, 식각률에 악영향을 미칠 수 있는 불균일한 인의 함유 문제가 경감될 수 있는데, 이것은 막들이 증착중에 어떠한 인도 함유하지 않기 때문이다. 마지막으로, TEOS는 자연가소성이 아니기 때문에 기상 핵형성 문제가 제거된다.Third, non-uniform phosphorus containing problems that can adversely affect the etching rate can be alleviated, since the films do not contain any sidewalls during deposition. Finally, TEOS is not natural plastic, which eliminates the problem of vapor phase nucleation.
저온 열분해 TEOS막과 PETEOS막을 에치백 공정에 함께 사용했을 때, 10㎛ 이하의 스텝을 가지는 구조상에서 평탄한 표면을 형성한다.When the low temperature pyrolysis TEOS film and the PETEOS film are used together in the etch back process, a flat surface is formed on the structure having a step of 10 µm or less.
TEOS와 오존의 반응식은 다음과 같다:The reaction between TEOS and ozone is as follows:
Si(OC2H5)4+ O3-----> Si-OR (1)Si (OC 2 H 5 ) 4 + O 3 -----> Si-OR (1)
Si-OR + O3-----> SiO2+ 부산물 (2)Si-OR + O 3 -----> SiO 2 + by-products (2)
반응식중 Si-OR 소중합체는 TEOS산화막의 표면에 존재하게 되며, 이것은 반응성이 크기 때문에 오존의 분위기하에서 실리콘산화막을 용이하게 형성한다.The Si-OR oligomer in the scheme is present on the surface of the TEOS oxide film, which is highly reactive, thus easily forming the silicon oxide film under an ozone atmosphere.
(2)식에서 볼 수 있듯이 Si-OR 결합에 의해 상압의 TEOS/O3산화막은 소중합체 플로우(flow)가 지탱되어 갭부분을 충진하여 보이드가 방지된다.As can be seen from Equation (2), the TEOS / O 3 oxide film at normal pressure is supported by the oligomer flow by the Si-OR bond to fill the gap portion, thereby preventing voids.
또한, 산소 보다도 오존이 반응성이 크기 때문에, 오존의 분위기하에서 상기 반응을 수행시키는 것이 바람직하다. 상기의 반응은 통상의 압력하에서 수행한다.In addition, since ozone is more reactive than oxygen, it is preferable to carry out the reaction under an atmosphere of ozone. The reaction is carried out under normal pressure.
한편 통상의 절연막위에 도포되는 TEOS/O3절연막은 아래부분의 절연막 보다두꺼운 것이 좋다.On the other hand, the TEOS / O 3 insulating film coated on the normal insulating film is preferably thicker than the lower insulating film.
그것은, 위층에 증착되는 것이 두꺼울수록 평탄성이 양호하기 때문이다. 통상 아래층의 두께보다 1 - 2배 정도되는 것이 적당하다.This is because the thicker the vapor deposited on the upper layer, the better the flatness. Usually, about 1 to 2 times the thickness of the lower layer is appropriate.
온도조건은 TEOS 산화막의 증착 특성으로 인하여 통상 시행되고 있는 CVD 방법보다 낮아도 되며, 이것이 상기 설명한 바와 같이 금속의 용해문제나 전기적 특성의 변화를 방지할 수 있다. 300 - 400 ℃에서 시행하는 것이 바람직하다.The temperature condition may be lower than that of the conventional CVD method due to the deposition characteristic of the TEOS oxide film, which can prevent the dissolution problem of the metal and the change of the electrical characteristics as described above. It is preferable to carry out at 300-400 ° C.
본 발명에 따른 반도체소자의 보이드 제거방법을 첨부된 도면을 참조하여 상세히 설명한다.A void removing method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
제 2 도는 본 발명에 의해 보이드가 제거되는 과정을 나타낸 도면이다.2 is a view showing a process of removing the voids by the present invention.
본 발명에 따른 반도체소자의 보이드 제거방법은, 도 2에 도시된 바와같이, 먼저 기판(4)상에 플라즈마증착에 의한 산화막으로 이루어진 절연막(5)을 형성한다. 그다음, 전도성 물질을 도포하고 이를 패턴닝하여 금속(6)을 형성한다. 이때, 여기에 사용되는 전도성 물질은 용융점이 400℃이상, 바람직하게는 450℃이상이 되어야 한다. 이는 TEOS/O3산화막의 증착공정 중에도 전도층이 손상을 입지 않도록 하기 위함이다.In the void removal method of the semiconductor device according to the present invention, as shown in FIG. 2, first, an insulating film 5 made of an oxide film by plasma deposition is formed on the substrate 4. The conductive material is then applied and patterned to form the metal 6. At this time, the conductive material used herein should have a melting point of 400 ℃ or more, preferably 450 ℃ or more. This is to prevent the conductive layer from being damaged even during the deposition process of the TEOS / O 3 oxide film.
이어서, 상기 전체구조의 상면에 제 1 절연막(7)을 증착한다.Subsequently, a first insulating film 7 is deposited on the upper surface of the entire structure.
그다음, 반응관 내의 온도를 300 - 400℃로 유지하면서, 압력을 대기압과 같게하고 TEOS를 반응관 내에 넣은 후, 오존분위기를 형성하여 TEOS/O3로 만들어진 제 2 절연막(8)을 형성한다.Then, while maintaining the temperature in the reaction tube at 300-400 ° C., the pressure is equal to atmospheric pressure and TEOS is placed in the reaction tube, and then an ozone atmosphere is formed to form a second insulating film 8 made of TEOS / O 3 .
상기한 바와같이, 본 발명의 이러한 구성에 의하여 하나의 절연막 만을 사용하는 경우에 발생하는 갭 부분의 보이드를 충진함으로써 금속 네킹 및 잔류물의 발생을 줄여 소자의 신뢰성 및 수율을 향상시킬 수 있다.As described above, according to this configuration of the present invention, by filling the voids in the gap portion generated when only one insulating film is used, it is possible to reduce the occurrence of metal necking and residue and to improve the reliability and yield of the device.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100399903B1 (en) * | 1996-12-30 | 2003-12-24 | 주식회사 하이닉스반도체 | Interlayer planarization method of semiconductor device |
Citations (2)
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| JPH06283509A (en) * | 1993-03-26 | 1994-10-07 | Kawasaki Steel Corp | Manufacture of semiconductor device |
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1994
- 1994-11-19 KR KR1019940030525A patent/KR100314271B1/en not_active IP Right Cessation
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| KR960019587A (en) | 1996-06-17 |
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